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講演抄録/キーワード
講演名 2013-08-02 10:25
0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM
梅本由紀子新居浩二石川次郎薮内 誠塚本康正田中信二田中浩司森 和孝柳沢一正ルネサス エレクトロニクスエレソ技報アーカイブへのリンク:SDM2013-77 ICD2013-59
抄録 (和) 高速読出しと消費電力削減を実現する2Tペアビットセル・カラムソース線バイアス(CSB)制御方式を提案する。28nm high-k メタルゲートCMOSプロセスを用いて、1MbのROMマクロを試作し、アクセス時間は、近年の高速SRAMと同等の0.85Vで0.72ns、消費電力は、従来のROMマクロに対し、50%の削減を確認できた。スタンバイ動作時のリーク電流についても、従来ROMマクロの半分にすることができる。 
(英) We propose a new 2T mask read only memory (ROM) with dynamic column source bias control technique, which enables achieving both high-speed operation and low power consumption. It is also possible to overcome the inherent problem of crosstalk between the bitlines. The fabricated 128-kb ROM macro using 28-nm high-k and metal-gate CMOS bulk technology realizes 0.72 ns read access time at the typical 0.85-V supply voltage, which is comparable to that of recent highspeed embedded static random access memories. The measured dynamic power dissipation is reduced by 50% compared to the conventional 2T ROM. The standby leakage can also be reduced to half that of conventional macros.
キーワード (和) 28nm / CMOS / Memory / 内蔵ROM / 2Tペアビットセル / 高速読み出し / 低電力ソース線バイアス制御 /  
(英) 28nm / CMOS / Memory / Embedded ROM / 2T ROM bitcell / High speed / Low power source bias control /  
文献情報 信学技報, vol. 113, no. 173, ICD2013-59, pp. 59-64, 2013年8月.
資料番号 ICD2013-59 
発行日 2013-07-25 (SDM, ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
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研究会情報
研究会 SDM ICD  
開催期間 2013-08-01 - 2013-08-02 
開催地(和) 金沢大学 角間キャンパス 
開催地(英) Kanazawa University 
テーマ(和) 低電圧/低消費電力技術、新デバイス・回路とその応用 
テーマ(英) Low voltage/low power techniques, novel devices, circuits, and applications 
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2013-08-SDM-ICD 
本文の言語 日本語 
タイトル(和) 0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM 
サブタイトル(和)  
タイトル(英) 28nm 50% Power-Reducing Contacted Mask Read Only Memory Macro With 0.72ns Read Access Time Using 2T Pair Bitcell and Dynamic Column Source Bias Control Technique 
サブタイトル(英)  
キーワード(1)(和/英) 28nm / 28nm  
キーワード(2)(和/英) CMOS / CMOS  
キーワード(3)(和/英) Memory / Memory  
キーワード(4)(和/英) 内蔵ROM / Embedded ROM  
キーワード(5)(和/英) 2Tペアビットセル / 2T ROM bitcell  
キーワード(6)(和/英) 高速読み出し / High speed  
キーワード(7)(和/英) 低電力ソース線バイアス制御 / Low power source bias control  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 梅本 由紀子 / Yukiko Umemoto / ウメモト ユキコ
第1著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第2著者 氏名(和/英/ヨミ) 新居 浩二 / Koji Nii / ニイ コウジ
第2著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第3著者 氏名(和/英/ヨミ) 石川 次郎 / Jiro Ishikawa / イシカワ ジロウ
第3著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第4著者 氏名(和/英/ヨミ) 薮内 誠 / Makoto Yabuuchi / ヤブウチ マコト
第4著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第5著者 氏名(和/英/ヨミ) 塚本 康正 / Yasumasa Tsukamoto / ツカモト ヤスマサ
第5著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第6著者 氏名(和/英/ヨミ) 田中 信二 / Shinji Tanaka / タナカ シンジ
第6著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第7著者 氏名(和/英/ヨミ) 田中 浩司 / Koji Tanaka / タナカ コウジ
第7著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第8著者 氏名(和/英/ヨミ) 森 和孝 / Kazutaka Mori / モリ カズタカ
第8著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第9著者 氏名(和/英/ヨミ) 柳沢 一正 / Kazumasa Yanagisawa / ヤナギサワ カズマサ
第9著者 所属(和/英) ルネサスエレクトロニクス株式会社 (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
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講演者
発表日時 2013-08-02 10:25:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-SDM2013-77,IEICE-ICD2013-59 
巻番号(vol) IEICE-113 
号番号(no) no.172(SDM), no.173(ICD) 
ページ範囲 pp.59-64 
ページ数 IEICE-6 
発行日 IEICE-SDM-2013-07-25,IEICE-ICD-2013-07-25 


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