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| 講演抄録／キーワード | ||
| 講演名 | 2013-06-21 16:00 バウンダリスキャンと組み込み再構成可能ハードウェアを用いたSOCのオンラインインターコネクトテスト法 ○加藤健太郎（鶴岡高専）  DC2013-14 |
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| 抄録 | （和） | 本研究ではバウンダリスキャンと組み込み再構成可能ハードウェアを用いたSOCのオンラインインターコネクトテスト法を提案する．提案法は各コアに予め実装されたバウンダリスキャンと単一の比較的小規模な組み込み再構成可能ハードウェアを用いる．このため従来のセルフチェッキング回路，２重化，３重化法といった冗長回路による高信頼化法などと比較して実装に要する追加オーバヘッドが少ない．またバウンダリスキャンを用いて通常動作と並列にテストを行う事ができ，オンラインBISTのように通常動作を止める必要がない．このためリアルタイム性を要するアプリケーションへの実装に適している．ISCAS 89ベンチマーク回路を用いた評価により，提案法のエラーレイテンシが4.3(ms)となることを確認した．また時分割テストを用いる事により組み込み再構成可能ハードウェアの面積を24%削減できる． |
| （英） | This paper presents an online Interconnect test of SoC with Boundary Scan Shift and embedded reconfigurable core. The proposed online test architecture consists of functional cores with boundary scan design and a relative small-sized embedded reconfigurable core. The extra area of the proposed online is smaller than conventional self-checking circuits or hardware redundancy approaches. Unlike conventional online BIST approach, the proposed online test does not hinder the functional operation. Therefore it is suitable to the chips for real-time applications. The experiments with ISCAS 89 benchmarks reveal that the error latency 4.3 (ms). The time-multiplexed test strategy reduces 24 % the area of the embedded reconfigurable core. | |
| キーワード | （和） | SOC / オンラインインターコネクトテスト / バウンダリスキャン / 組み込み再構成可能コア / / / / |
| （英） | SOC / online interconnect test / boundary scan / embedded reconfigurable core / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 104, DC2013-14, pp. 25-29, 2013年6月. | |
| 資料番号 | DC2013-14 | |
| 発行日 | 2013-06-14 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2013-14 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2013-06-21 - 2013-06-21 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 設計／テスト／検証 |
| テーマ（英） | Design, Test, Verification |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2013-06-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | バウンダリスキャンと組み込み再構成可能ハードウェアを用いたSOCのオンラインインターコネクトテスト法 |
| サブタイトル（和） | |
| タイトル（英） | An Online Interconnect Test of SoC with Boundary Scan Shift and Embedded Reconfigurable Core |
| サブタイトル（英） | |
| キーワード(1)（和/英） | SOC / SOC |
| キーワード(2)（和/英） | オンラインインターコネクトテスト / online interconnect test |
| キーワード(3)（和/英） | バウンダリスキャン / boundary scan |
| キーワード(4)（和/英） | 組み込み再構成可能コア / embedded reconfigurable core |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 加藤 健太郎 / Kentaroh Katoh / カトウ ケンタロウ |
| 第1著者 所属（和/英） | 鶴岡工業高等専門学校 (略称： 鶴岡高専) Tsuruoka National College of Technology (略称： TNCT) |
| 第2著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-06-21 16:00:00 |
| 発表時間 | 30分 |
| 申込先研究会 | DC |
| 資料番号 | DC2013-14 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.104 |
| ページ範囲 | pp.25-29 |
| ページ数 | 5 |
| 発行日 | 2013-06-14 (DC) |
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