講演抄録/キーワード |
講演名 |
2013-05-17 17:00
標準CMOSプロセスで作製したアバランシェ光検出器の高速応答特性 ○霜鳥敏之・刑部遼一・丸山武男・飯山宏一(金沢大) LQE2013-16 エレソ技報アーカイブへのリンク:LQE2013-16 |
抄録 |
(和) |
集積回路の更なる高速化および低電力化に向けた集積回路と光デバイスとの集積化を目的として、標準0.18 m CMOSプロセスによりシリコンアバランシェ光検出器を作製し、その高速応答を測定した。素子はp型基板上にn型MOSFETを形成するための構造を利用したものであり、櫛形に陽極および陰極形成されている。基板浅部のウェルを吸収層として利用し、基板深部で光吸収により生成される電子及び正孔は応答速度を低下させてしまうため、これらをキャンセルする構造を導入してある。今回、受光面積を20×20 m2と一定とし、櫛型電極の間隔を0.64 m ~ 9.24 mまで変化素子を用意し、電極間隔による特性の比較を行った。その結果、電極間隔1 mの素子が最も高速動作を示し、最大帯域7 GHzを得た。また、利得帯域幅積は270 GHzであった。 |
(英) |
Si avalanche photodiodes (APDs) with different electrode spacing are fabricated by 0.18 m standard CMOS process, and their frequency response are measured at 0.8 m wavelength region. The structure of the device is based on the n-MOSFET on a p-substrate, and a p-well layer is used as an optical absorption layer, and the structure to cancel the photogenerated carriers generated in the p-substrate are introduced for fast response. For the APD with the electrode spacing of 1 m, the maximum bandwidth of 7 GHz and the gain bandwidth product of 270 GHz are achieved. The capacitance of the APD is measured to be 443 fF, and the corresponding CR-limited bandwidth with 50 load is estimated to be 7.2 GHz, showing the response speed is limited by the CR-limited bandwidth. Since the PAD capacitance is included in the measured capacitance, the capacitance can be decreased and the bandwidth may be increased resultantly with decreasing the PAD size. |
キーワード |
(和) |
シリコン / アヴァランシェ光検出器 / 標準CMOSプロセス / 高速応答 / / / / |
(英) |
Si / avalanche photodiode / standard CMOS process / high speed response / / / / |
文献情報 |
信学技報, vol. 113, no. 49, LQE2013-16, pp. 71-74, 2013年5月. |
資料番号 |
LQE2013-16 |
発行日 |
2013-05-10 (LQE) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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