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| 講演抄録／キーワード | ||
| 講演名 | 2013-01-16 09:35 Altera FPGAにおけるGALS-NoCとその設計手法 ○方波見英基・齋藤 寛（会津大）  VLD2012-108 CPSY2012-57 RECONF2012-62 |
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| 抄録 | （和） | 本稿ではアルテラ社のField Programmable Gate Array (FPGA)を対象としたGlobally-Asynchronous Locally-Synchronous Network-on-Chip (GALS-NoC)のアーキテクチャとその設計手法を提案する．GALS-NoCでは，マイクロプロセッサ等からなる各ノードは，独自のクロック信号によって制御することができる．ノード間の通信は要求・応答信号による非同期通信である．そのため，GALS-NoCは高性能，低消費電力を実現することが期待できる．実験では，GALS-NoC，マルチクロックNoC，シングルクロックNoCの3種類のNoCを実装し，面積，性能，消費電力，消費エネルギーを評価し比較することで，GALS-NoCの優位性や問題点を明らかにする． |
| （英） | This paper proposes a design method for a Globally-Asynchronous Locally-Synchronous Network-on-Chip (GALS-NoC) on Altera field programmable gate array (FPGA). In GALS-NoC, each NoC node such as a processor can be operated with independent clock signal. The communication is performed asynchronously without using a global clock signal. Hence, GALS-NoC is potentially high performance and low power. In the experiments, this paper evaluates the area, performance, power consumption, and energy consumption of the designed GALS-NoC comparing with a single clock NoC and a multi clock NoC. | |
| キーワード | （和） | ネットワークオンチップ / FPGA / GALS-NoC / / / / / |
| （英） | Network-on-Chip / FPGA / GALS-NoC / / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 377, RECONF2012-62, pp. 7-12, 2013年1月. | |
| 資料番号 | RECONF2012-62 | |
| 発行日 | 2013-01-09 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-108 CPSY2012-57 RECONF2012-62 |
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| 研究会情報 | |
| 研究会 | CPSY VLD RECONF IPSJ-SLDM |
| 開催期間 | 2013-01-16 - 2013-01-17 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2013-01-CPSY-VLD-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | Altera FPGAにおけるGALS-NoCとその設計手法 |
| サブタイトル（和） | |
| タイトル（英） | A Design Method of Network-on-Chip Architecture for FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network-on-Chip |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | GALS-NoC / GALS-NoC |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 方波見 英基 / Hideki Katabami / カタバミ ヒデキ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Aizu Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 齋藤 寛 / Hiroshi Saito / サイトウ ヒロシ |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Aizu Univ.) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-01-16 09:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2012-108, CPSY2012-57, RECONF2012-62 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.375(VLD), no.376(CPSY), no.377(RECONF) |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2013-01-09 (VLD, CPSY, RECONF) |
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