講演抄録/キーワード |
講演名 |
2013-01-16 16:25
機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ ○佐竹俊亮・石浦菜岐佐・田村真平(関西学院大)・冨山宏之(立命館大)・神原弘之(京都高度技研) VLD2012-119 CPSY2012-68 RECONF2012-73 |
抄録 |
(和) |
本稿では, 機械語プログラムの指定区間をCPUと密結合するハードウェアアクセ
ラレータに変換する手法において, 複数の区間を処理対象にするためのハード
ウェア構成法を提案する. それぞれの区間をハードウェアに変換してCPUに並列
接続するのではなく, 一つのハードウェアモジュールが複数の区間の処理を実
行できる構成をとる. これにより, 複数の処理の間でハードウェア資源や制御
が共有できるため, ハードウェアの利用効率が良くなる. また, プログラムの複数区間が合成可能
になれば, アクセラレータからのソフトウェアサブルーチンの呼び出し等, 複
雑な制御構造を扱うことも可能になる. |
(英) |
This article presents an improvement over the hardware accelerator
tightly coupled with a CPU. While the previously proposed method
assumes only a single fragment from a binary code to be synthesized
into an accelerator, our method attempts to accelerate multiple
fragments. Instead of connecting multiple acceleratos corresponding
to the fragments in parallel, a single hardware module is synthesized
which is capable of accelerating the multiple sections. This enables
sharing of datapath resources as well as the control among multiple
tasks, which makes the accelerator cost-efficient. Furthermore, the
capability of handling multiple code fragments makes it possible to
synthesize complex control structures, such as calling software
subroutines from a hardware accelerator, into hardware. |
キーワード |
(和) |
組み込みシステム / ハードウェア/ソフトウェア協調設計 / ハードウェアアクセラレータ / 高位合成 / / / / |
(英) |
embedded systems / hardware/software codesign / hardware accelerator / high-level synthesis / / / / |
文献情報 |
信学技報, vol. 112, no. 375, VLD2012-119, pp. 69-73, 2013年1月. |
資料番号 |
VLD2012-119 |
発行日 |
2013-01-09 (VLD, CPSY, RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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VLD2012-119 CPSY2012-68 RECONF2012-73 |
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