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| 講演抄録／キーワード | ||
| 講演名 | 2013-01-16 16:25 機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ ○佐竹俊亮・石浦菜岐佐・田村真平（関西学院大）・冨山宏之（立命館大）・神原弘之（京都高度技研）  VLD2012-119 CPSY2012-68 RECONF2012-73 |
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| 抄録 | （和） | 本稿では, 機械語プログラムの指定区間をCPUと密結合するハードウェアアクセ ラレータに変換する手法において, 複数の区間を処理対象にするためのハード ウェア構成法を提案する. それぞれの区間をハードウェアに変換してCPUに並列 接続するのではなく, 一つのハードウェアモジュールが複数の区間の処理を実 行できる構成をとる. これにより, 複数の処理の間でハードウェア資源や制御 が共有できるため, ハードウェアの利用効率が良くなる. また, プログラムの複数区間が合成可能 になれば, アクセラレータからのソフトウェアサブルーチンの呼び出し等, 複 雑な制御構造を扱うことも可能になる. |
| （英） | This article presents an improvement over the hardware accelerator tightly coupled with a CPU. While the previously proposed method assumes only a single fragment from a binary code to be synthesized into an accelerator, our method attempts to accelerate multiple fragments. Instead of connecting multiple acceleratos corresponding to the fragments in parallel, a single hardware module is synthesized which is capable of accelerating the multiple sections. This enables sharing of datapath resources as well as the control among multiple tasks, which makes the accelerator cost-efficient. Furthermore, the capability of handling multiple code fragments makes it possible to synthesize complex control structures, such as calling software subroutines from a hardware accelerator, into hardware. |
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| キーワード | （和） | 組み込みシステム / ハードウェア/ソフトウェア協調設計 / ハードウェアアクセラレータ / 高位合成 / / / / |
| （英） | embedded systems / hardware/software codesign / hardware accelerator / high-level synthesis / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 375, VLD2012-119, pp. 69-73, 2013年1月. | |
| 資料番号 | VLD2012-119 | |
| 発行日 | 2013-01-09 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-119 CPSY2012-68 RECONF2012-73 |
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| 研究会情報 | |
| 研究会 | CPSY VLD RECONF IPSJ-SLDM |
| 開催期間 | 2013-01-16 - 2013-01-17 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-01-CPSY-VLD-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ |
| サブタイトル（和） | |
| タイトル（英） | Speeding up multiple sections of binary code by hardware accelerator tightly coupled with cpu |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 組み込みシステム / embedded systems |
| キーワード(2)（和/英） | ハードウェア/ソフトウェア協調設計 / hardware/software codesign |
| キーワード(3)（和/英） | ハードウェアアクセラレータ / hardware accelerator |
| キーワード(4)（和/英） | 高位合成 / high-level synthesis |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 佐竹 俊亮 / Shunsuke Satake / サタケ シュンスケ |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin Universityu (略称： Kwansei Gakuin Univ) |
| 第2著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 田村 真平 / Shimpei Tamura / タムラ シンペイ |
| 第3著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 冨山 宏之 / Hiroyuki Tomiyama / トミヤマ ヒロユキ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第5著者 氏名（和/英/ヨミ） | 神原 弘之 / Hiroyuki Kanbara / カンバラ ヒロユキ |
| 第5著者 所属（和/英） | 京都高度技術研究所 (略称： 京都高度技研) Advanced Scientific Technology & Management Research Institute of KYOTO (略称： ASTEM) |
| 第6著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 1 |
| 発表日時 | 2013-01-16 16:25:00 |
| 発表時間 | 25 |
| 申込先研究会 | VLD |
| 資料番号 | IEICE-VLD2012-119,IEICE-CPSY2012-68,IEICE-RECONF2012-73 |
| 巻番号（vol） | IEICE-112 |
| 号番号（no） | no.375(VLD), no.376(CPSY), no.377(RECONF) |
| ページ範囲 | pp.69-73 |
| ページ数 | IEICE-5 |
| 発行日 | IEICE-VLD-2013-01-09,IEICE-CPSY-2013-01-09,IEICE-RECONF-2013-01-09 |
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