講演抄録/キーワード |
講演名 |
2013-01-16 10:00
配線領域を分割した三次元FPGAの一提案 ○岩井佑介・趙 謙・尼崎太樹・飯田全広・久我守弘・末吉敏則(熊本大) VLD2012-109 CPSY2012-58 RECONF2012-63 |
抄録 |
(和) |
More than Moore という言葉に代表されるように3次元積層化技術やマルチパッケージ技術の開発が盛んに行われている.特にFPGAの3次元化は100nm以下で問題となる配線遅延,消費電力の問題を解決できる可能性がある.我々はスイッチブロックやコネクションブロックで構成される配線部を2分割して積層した3次元FPGAを提案している.本稿では提案3次元FPGAの配線チャネル幅を探索するアルゴリズムを実装し,2次元FPGAとの性能比較を行う.計算機シミュレーション評価の結果,従来の2次元配線構造と比較してFPGAの面積を平均24\%削減し,クリティカルパス遅延を平均27\%削減することができた. |
(英) |
3D LSIs promise More than Moore integration by packing a great deal of functionality on a chip, while improving performance and reducing costs. We have developed 3D-FPGAs which has two separate layers which is both logic parts and routing parts, respectively. In this paper we propose channel width exploring methods for our 3D-FPGA and evaluation execute compare with traditional 2D-FPGA architecture. As the results of evaluation,
proposed 3D-FPGA is 24\% less area and 27\% faster delay than 2D-FPGA on average. |
キーワード |
(和) |
FPGA / 3D-LSI / 配線構造 / マイクロバンプ / Face to Face積層 / / / |
(英) |
FPGA / 3D-LSI / routing architecture / microbump / Face to Face stack / / / |
文献情報 |
信学技報, vol. 112, no. 377, RECONF2012-63, pp. 13-18, 2013年1月. |
資料番号 |
RECONF2012-63 |
発行日 |
2013-01-09 (VLD, CPSY, RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2012-109 CPSY2012-58 RECONF2012-63 |