講演抄録/キーワード |
講演名 |
2012-11-28 10:55
Dual-Rail RSLメモリ方式を利用したサイドチャネル攻撃耐性を有するAES暗号回路 ○橋本祐樹・汐崎 充・久保田貴也・藤野 毅(立命館大) CPM2012-120 ICD2012-84 エレソ技報アーカイブへのリンク:CPM2012-120 ICD2012-84 |
抄録 |
(和) |
安全な暗号回路の設計には電力解析攻撃等のサイドチャネル攻撃耐性を考慮する必要がある.我々は消費電力を入出力値に依存せず均一化することができ,なおかつ乱数マスクを掛けられた入出力で演算ができる“Dual-Rail RSL メモリ”を用いた電力解析攻撃対策技術を提案してきた.本方式を適用したAES暗号回路を0.18μmCMOSプロセスで設計・試作した結果,回路面積900,191μm2・消費電力22.24nJとなり,他の対策回路と比較して小面積・低消費電力を実現した.また,電力解析攻撃に対する耐性評価を行った結果,100万波形の消費電力パターンを用いても秘密鍵の特定ができず,高い耐タンパ性が得られたことを報告する. |
(英) |
Tamper LSI design methodology has to be applied in order to implement secure cryptographic circuit, which is resistant to side-channel attacks such as PA (Power Analysis). We have proposed the PA-resistant countermeasure called the “dual-rail RSL memory”. On the cryptographic circuit using this scheme, the dual-rail complementary approach is used to consume constant power regardless of input/output values. And, the masking technique is used to hide correlations between the secret key and the power consumptions. A prototype AES chip was designed and fabricated with a 0.18μm CMOS technology. The circuit area and the power consumption during one encryption operation are 900,191 um2 and 22.24 nJ, respectively, and the proposed scheme achieves low area and low power compared with other countermeasures. In addition, the number of traces in order to disclose all secret byte keys is over 106, and the sufficient resistance against PA is demonstrated in the experimental results. |
キーワード |
(和) |
サイドチャネル攻撃 / AES / DPA / CPA / Dual-Rail RSLメモリ / / / |
(英) |
Side-Channel Attack / AES / DPA / CPA / Dual-Rail RSL Memory / / / |
文献情報 |
信学技報, vol. 112, no. 324, ICD2012-84, pp. 43-48, 2012年11月. |
資料番号 |
ICD2012-84 |
発行日 |
2012-11-20 (CPM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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