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| 講演抄録／キーワード | ||
| 講演名 | 2012-11-28 16:50 桁上げ生成二重化によるフォールトセキュアな並列プレフィックス加算器の構成法 ○鬼頭信貴（中京大）・高木直史（京大）  VLD2012-106 DC2012-72 |
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| 抄録 | （和） | 本稿では，様々な構造のプレフィックス加算器を構成可能な，フォールトセキュアなプレフィックス加算器の構成法を示す． 本手法では加算器内部で桁上げ計算を二重化し，半分の桁について，2つの信号の比較を行う． 二重化した信号をすべてチェッカで比較する従来手法による加算器より，面積オーバーヘッドが小さい． 加算器はセルの組み合わせで設計し，高々1つセルが故障することを想定する． 提案法による加算器はオペランドとそのパリティの組を入力とし，加算結果に加え，演算結果のパリティ予測値、信号の比較結果を出力する． |
| （英） | We show a design method of fault-secure parallel prefix adders with various prefix structures. Adders by the method generate duplicated carry-bits, and compare half of carry-bits with corresponding duplicated ones. Area overhead of the adders is smaller than that of a previously proposed one comparing all the carry bits. We compose adders with cells and we assume only one cell will be faulty. Inputs of the adder by the method are operands and their parities, and outputs are result, the predicted parity of the result, and checker outputs. |
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| キーワード | （和） | パリティ予測 / 加算器 / フォールトセキュア / 桁上げ生成二重化 / プレフィックス加算器 / / / |
| （英） | parity prediction / parallel prefix adder / fault secure / carry-bit duplication / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 321, DC2012-72, pp. 273-278, 2012年11月. | |
| 資料番号 | DC2012-72 | |
| 発行日 | 2012-11-19 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-106 DC2012-72 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2012-11-26 - 2012-11-28 |
| 開催地（和） | 九州大学百年講堂 |
| 開催地（英） | Centennial Hall Kyushu University School of Medicine |
| テーマ（和） | デザインガイア2012 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2012 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2012-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 桁上げ生成二重化によるフォールトセキュアな並列プレフィックス加算器の構成法 |
| サブタイトル（和） | |
| タイトル（英） | A Design Method of Fault-Secure Parallel Prefix Adders by Carry-Bit Duplication |
| サブタイトル（英） | |
| キーワード(1)（和/英） | パリティ予測 / parity prediction |
| キーワード(2)（和/英） | 加算器 / parallel prefix adder |
| キーワード(3)（和/英） | フォールトセキュア / fault secure |
| キーワード(4)（和/英） | 桁上げ生成二重化 / carry-bit duplication |
| キーワード(5)（和/英） | プレフィックス加算器 / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 鬼頭 信貴 / Nobutaka Kito / キトウ ノブタカ |
| 第1著者 所属（和/英） | 中京大学 (略称： 中京大) Chukyo University (略称： Chukyo Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / タカギ ナオフミ |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2012-11-28 16:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2012-106, DC2012-72 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.273-278 |
| ページ数 | 6 |
| 発行日 | 2012-11-19 (VLD, DC) |
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