講演抄録/キーワード |
講演名 |
2012-11-27 09:00
3次元NoCにおけるバスとネットワークを併用したルーティング手法 ○加賀美崇紘・松谷宏紀(慶大)・鯉渕道紘(NII)・天野英晴(慶大) CPSY2012-50 |
抄録 |
(和) |
チップ間をワイヤレス接続した3次元積層チップは, 製造後にチップの組み立て, 入れ替えを自由にできる利点を持つ.そのため, チップ間の通信にワイヤレスバスを用いた3-D NoC(Network on Chip)では,アービタレスなタイムスロット・バスであるTDMA(Time Division Multiple Access)方式が適しているが, このバスが帯域、遅延の両面においてNoC通信性能のボトルネックとなる可能性が高い.
そこで、本研究ではアービタレスの(垂直)バスの利用効率を向上させるルーティング Elevator を提案する. 各チップがホモジニアスな構成である積層チップを想定したフルシステムシミュレーションを行った結果, 典型的な最短経路ルーティングと比べて, 本ルーティングアルゴリズムは最大13%のサイクル数削減に成功した. |
(英) |
Inductive coupled 3-D chip stacking technique allows to change types and
numbers of stacked chips after fabrication.
As a candidate of such 3-D NoC (Network on Chip), TDMA (Time Division Multiple Access) bus without bus-arbiter is suitable as it takes a few clock cycles for communication between chips.
However, the bus can bottleneck the NoC performance because of
its limited bandwidth and relatively large delay time.
Here, we propose the Elevator routing to improve utilization of the
bus without arbiter.
As a result of the evaluation with the full system simulator for a
homogeneous multi-core system, Elevator routing improves
execution cycles by 13%, compared to the shortest path routing. |
キーワード |
(和) |
3次元ネットワークチップ / ルーティング / バスとネットワークの併用 / 誘導結合 / / / / |
(英) |
3-D Network on Chip / Routing / Combination of bus and network / Inductive-Coupling / / / / |
文献情報 |
信学技報, vol. 112, no. 322, CPSY2012-50, pp. 15-20, 2012年11月. |
資料番号 |
CPSY2012-50 |
発行日 |
2012-11-19 (CPSY) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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CPSY2012-50 |