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講演抄録/キーワード
講演名 2012-11-27 09:50
Network Performance of Multifunction On-chip Router Architectures
Shinya Takamaeda-YamazakiNaoki FujiedaKenji KiseTokyo Inst. of Tech.CPSY2012-52
抄録 (和) プロセッサの信頼性向上を目的に,我々は以前より,ネットワークオンチップの支援によりメニーコアプロセッサが持つ冗長性を活用する冗長実行手法のSmartCoreシステムを提案している.また,それを実現するために,パケット待ち合わせや比較などの特別な機能を持つ高機能ルータアーキテクチャを提案している.
本論文では,冗長実行時のパケット待ち合わせによる性能低下を抑えつつ,追加ハードウェア量を小さく抑えたルータ構成の検討を目的として,冗長実行のための追加機能を持つ高機能ルータマイクロアーキテクチャを2通り示し,それらを比較する.ひとつは一般的なオンチップルータアーキテクチャを元に,パケット比較のための機能を追加した最低限のルータマイクロアーキテクチャである.もう一方は,より高いネットワーク性能を達成するために,クロスバーを拡張したルータマイクロアーキテクチャである.
これらの高機能ルータをVerilog HDLで実装し,いくつかの一般的なネットワークトラフィックパターンを用いてDMR実行時のネットワーク性能を評価した.評価の結果,拡張したクロスバーを持つルータを用いることにより,DMR実行による通信レイテンシの増加は,最低限の構成のルータに比べて平均12.4%小さいことがわかった.また,一般的なFPGAデザインツールを用いて,これらのルータのおおよその面積を評価した.評価の結果,拡張したクロスバーを持つルータの面積は,最低限の構成のルータに比べておおよそ62.9%大きいことがわかった. 
(英) In order to improve the chip-level dependability, we have proposed SmartCore system, NoC-based DMR (Dual Modular Redundant) mechanism by employing inherent redundancies of PEs in many-core processors. We also have proposed a multifunction on-chip router architecture that has additional capabilities to support DMR execution such as packet rendezvous and packet comparison.
In this paper, in order to develop a sophisticated multifunction router with both low latency overhead of packet rendezvous in DMR execution and low hardware overhead, we compare the two on-chip router microarchitectures with additional functions for DMR executions. The one is a minimal router microarchitecture with two additional buffers for packet comparison based on the standard on-chip router architecture. The other is an advanced router microarchitecture with an expanded crossbar for higher network performance.
We implemented these two multifunction routers in Verilog HDL. We evaluated their network performance in DMR execution by using several common network traffic patterns. The evaluation result shows that the latency increase by DMR execution with the router with the expanded crossbar is 12.4% smaller than the increase of the minimal microarchitecture router in average. We also estimated their approximate area by using a standard FPGA design tool. The evaluation result shows that the area of the router with the advanced crossbar is about 62.9% larger than the area of the minimal microarchitecture router.
キーワード (和) ネットワークオンチップ / メニーコアプロセッサ / 二重冗長 / ネットワーク性能 / / / /  
(英) Network on Chip / Many-core Processor / Dual Modular Redundancy / Network Performance / / / /  
文献情報 信学技報, vol. 112, no. 322, CPSY2012-52, pp. 27-32, 2012年11月.
資料番号 CPSY2012-52 
発行日 2012-11-19 (CPSY) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CPSY2012-52

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2012-11-26 - 2012-11-28 
開催地(和) 九州大学百年講堂 
開催地(英) Centennial Hall Kyushu University School of Medicine 
テーマ(和) デザインガイア2012 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2012 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2012-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 英語 
タイトル(和)  
サブタイトル(和)  
タイトル(英) Network Performance of Multifunction On-chip Router Architectures 
サブタイトル(英)  
キーワード(1)(和/英) ネットワークオンチップ / Network on Chip  
キーワード(2)(和/英) メニーコアプロセッサ / Many-core Processor  
キーワード(3)(和/英) 二重冗長 / Dual Modular Redundancy  
キーワード(4)(和/英) ネットワーク性能 / Network Performance  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 高前田(山崎) 伸也 / Shinya Takamaeda-Yamazaki / タカマエダ(ヤマザキ) シンヤ
第1著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.)
第2著者 氏名(和/英/ヨミ) 藤枝 直輝 / Naoki Fujieda / フジエダ ナオキ
第2著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.)
第3著者 氏名(和/英/ヨミ) 吉瀬 謙二 / Kenji Kise /
第3著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Inst. of Tech.)
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講演者
発表日時 2012-11-27 09:50:00 
発表時間 25 
申込先研究会 CPSY 
資料番号 IEICE-CPSY2012-52 
巻番号(vol) IEICE-112 
号番号(no) no.322 
ページ範囲 pp.27-32 
ページ数 IEICE-6 
発行日 IEICE-CPSY-2012-11-19 


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