お知らせ 研究会の開催と会場に参加される皆様へのお願い(2020年10月開催~)
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2012-09-18 15:15
少構成メモリ論理セルCOGREを用いた小面積論理クラスタ構造の一提案
高橋知也井上万輝尼崎太樹飯田全広久我守弘末吉敏則熊本大RECONF2012-32
抄録 (和) 現在,集積回路の大規模化,複雑化により
FPGA(Field Programmable Gate Array)の高性能化が必要とされている.
著者らはFPGAの中でも論理ブロックの小型化を目的として,COGRE(Compactly Organized Generic Reconfigurable Element)論理セルによる論理セルの小型化と,論理セル間の入力共有によるローカル配線の面積削減という2つの手法の研究を行ってきた.
本稿では,それら2つのアプローチを組合せた新しい論理ブロックアーキテクチャを考案し,既存のLUT(Look-Up Table)との比較を行った.
その結果,6入力LUTベースの論理ブロックと比較して面積遅延積で最大約42%の性能向上を実現した.
さらに,先行研究であるCOGREベースの論理ブロックよりも実装面積,クリティカルパス遅延ともに高性能であることが確認できた. 
(英) These days, FPGAs (Field Programmable Gate Arrays) is required to increase in size and performance
in order to deal with complicated systems.
To increase in size and performance of FPGAs,
we proposed two ideas in previous work.
The first is a small-memory logic cell; COGRE (Compactly Organized Generic Reconfigurable Element) ,
the second is the method of input-sharing between BLEs (Basic Logic Elements ) .
In this paper, we propose a new approach to combine these two ideas.
The experimental results show that the product of area and delay of our proposed logic block is 42% smaller than that of the traditional one.
Further, we find out that our proposed logic block is quite high performance as compared with the COGRE based logic block.
キーワード (和) 論理ブロック / COGRE / ローカル配線 / / / / /  
(英) logic block / COGRE / local interconnect / / / / /  
文献情報 信学技報, vol. 112, no. 203, RECONF2012-32, pp. 49-54, 2012年9月.
資料番号 RECONF2012-32 
発行日 2012-09-11 (RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2012-32

研究会情報
研究会 RECONF  
開催期間 2012-09-18 - 2012-09-19 
開催地(和) 立命館大学 びわこくさつキャンパス エポック立命21 
開催地(英) Epock Ritsumei 21, Ritsumeikan Univ. 
テーマ(和) リコンフィギャラブルシステム、一般 
テーマ(英) Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2012-09-RECONF 
本文の言語 日本語 
タイトル(和) 少構成メモリ論理セルCOGREを用いた小面積論理クラスタ構造の一提案 
サブタイトル(和)  
タイトル(英) An Area Minimized Logic Cluster using COGRE Logic Cell 
サブタイトル(英)  
キーワード(1)(和/英) 論理ブロック / logic block  
キーワード(2)(和/英) COGRE / COGRE  
キーワード(3)(和/英) ローカル配線 / local interconnect  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 高橋 知也 / Toshiya Takahashi / タカハシ トシヤ
第1著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第2著者 氏名(和/英/ヨミ) 井上 万輝 / Kazuki Inoue / イノウエ カズキ
第2著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第3著者 氏名(和/英/ヨミ) 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ
第3著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第4著者 氏名(和/英/ヨミ) 飯田 全広 / Masahiro Iida / イイダ マサヒロ
第4著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第5著者 氏名(和/英/ヨミ) 久我 守弘 / Morihiro Kuga / クガ モリヒロ
第5著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第6著者 氏名(和/英/ヨミ) 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ
第6著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2012-09-18 15:15:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-RECONF2012-32 
巻番号(vol) IEICE-112 
号番号(no) no.203 
ページ範囲 pp.49-54 
ページ数 IEICE-6 
発行日 IEICE-RECONF-2012-09-11 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会