講演抄録/キーワード |
講演名 |
2012-08-03 16:20
タイミング最適化非同期クロック生成器を搭載した40nm超低電圧SAR ADC ○関本竜太・志方 明・吉岡健太郎・黒田忠広・石黒仁揮(慶大) SDM2012-88 ICD2012-56 エレソ技報アーカイブへのリンク:SDM2012-88 ICD2012-56 |
抄録 |
(和) |
本研究では、最適タイミング非同期クロック生成器を搭載した、超低電圧・超低消費電力の逐次比較型(Successive Approximation Register; SAR)アナログデジタル変換器(Analog to Digital Converter)を提案する。クロック生成器の遅延量をキャリブレーションすることで、DACセトリングの待ち時間がデバイスミスマッチに合わせて最適化される。チップは40nmのCMOSプロセスを用いて試作し、2.048MS/sにおいて有効ビット数(Effective Number of Bits; ENOB) 7.5-bit、FoM (Figure of Merit) 8.75fJ/conv.を達成した。 |
(英) |
This paper presents an ultra low power and low voltage successive approximation register (SAR) analog to digital converter (ADC) that uses an adaptive timing optimized asynchronous clock generator. By calibrating the delay time of the clock generator, the DAC settling time is optimized to counter the device mismatch. Test chip has been fabricated in 40nm standard CMOS process and achieved 7.5-ENOB (Effective Number of Bits) and figure of merit (FoM) of 8.75-fJ/conversion-step with 2.048MS/s. |
キーワード |
(和) |
超低電圧 / 超低消費電力 / SAR / ADC / / / / |
(英) |
ultra low voltage / ultra low power / SAR / ADC / / / / |
文献情報 |
信学技報, vol. 112, no. 170, ICD2012-56, pp. 139-144, 2012年8月. |
資料番号 |
ICD2012-56 |
発行日 |
2012-07-26 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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