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| 講演抄録／キーワード | ||
| 講演名 | 2012-06-22 13:25 組み込み遅延測定回路を用いた時分割オンチップパス遅延測定のための入力系列データ量削減の1手法 ○加藤健太郎（鶴岡高専）  DC2012-10 |
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| 抄録 | （和） | 時分割遅延測定法は，オンチップ遅延測定の測定時間短縮に有効である．しかしながらこの手法はスキャン入力系列以外に測定パスを選択するための制御入力系列（測定パス選択入力系列），及び測定間のシフト数を制御するための制御入力系列（シフト量制御入力系列）が必要となる．これらの制御入力系列のデータ量はデータオーバヘッドとなる．このため制御入力のデータ量は極力少ないことが望ましい．本研究では，時分割遅延測定のための入力系列のうち測定パス選択データ，及びシフト量制御データの削減による入力系列データ量削減法を提案する．測定パス選択データの削減は，測定パスの終端（エンドポイント)を考慮することにより行われる．またシフト量制御データは測定に要するシフトクロック数を考慮することにより行われる．提案法適用により測定パス選択入力系列のデータ量が従来法の72.6%，シフト量制御入力系列のデータ量が従来法の32.2%，入力系列全体のデータ量が従来法の82.2%となることを確認した． |
| （英） | Time-multiplexed delay measurement is useful for the reduction of the measurement time of the on-chip delay measurement using embedded delay measurement circuit. However this approach requires extra input sequences for scan shift clock control between measurements and the selection of the end points of the measured paths. These sequences become data overhead. Therefore, the data volume of these extra input sequences should be as small as possible. This paper proposes a reduction technique of the whole input sequences with the reduction of the two input sequences. The volume of input sequence for scan shift clock control between measurements is reduced considering the number of the shift clocks between measurements. The volume of the input sequence for the selection of the end points of the measured paths is reduced by the continuous measurement of the paths with the identical end points. The evaluation shows that the volume of the input sequence for scan shift clock control is 72.6% of the conventional one. The volume of the input sequence for the selection of the end points of the measured paths is 32.2% of the conventional one. The whole input sequence is 82.2% of the conventional one. | |
| キーワード | （和） | 時分割遅延測定法 / オンチップ遅延測定 / シフト量制御データ / 測定パス選択データ / / / / |
| （英） | time-multiplexed delay measurement / on-chip delay measurement / input sequence for shift clock control / input sequence for path selection / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 102, DC2012-10, pp. 7-13, 2012年6月. | |
| 資料番号 | DC2012-10 | |
| 発行日 | 2012-06-15 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2012-10 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2012-06-22 - 2012-06-22 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Room B3-1 Kikai-Shinko-Kaikan Bldg |
| テーマ（和） | 設計／テスト／検証 |
| テーマ（英） | Design, Test, Verification |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2012-06-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 組み込み遅延測定回路を用いた時分割オンチップパス遅延測定のための入力系列データ量削減の1手法 |
| サブタイトル（和） | |
| タイトル（英） | A Reduction Technique of Input Sequences for Time-Multiplexed On-Chip Path Delay Measurement Using Embedded Delay Measurement Circuit |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 時分割遅延測定法 / time-multiplexed delay measurement |
| キーワード(2)（和/英） | オンチップ遅延測定 / on-chip delay measurement |
| キーワード(3)（和/英） | シフト量制御データ / input sequence for shift clock control |
| キーワード(4)（和/英） | 測定パス選択データ / input sequence for path selection |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 加藤 健太郎 / Kentaroh Katoh / カトウ ケンタロウ |
| 第1著者 所属（和/英） | 鶴岡工業高等専門学校 (略称： 鶴岡高専) Tsuruoka National College of Technology (略称： TNCT) |
| 第2著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2012-06-22 13:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2012-10 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.102 |
| ページ範囲 | pp.7-13 |
| ページ数 | 7 |
| 発行日 | 2012-06-15 (DC) |
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