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講演抄録/キーワード
講演名 2012-04-24 14:15
[依頼講演] 低電力ディスターブ緩和技術を備えた40nm 0.5V 12.9pJ/access 8T SRAM
吉本秀輔寺田正治奥村俊介神戸大)・鈴木利一宮野信治半導体理工学研究センター)・川口 博吉本雅彦神戸大エレソ技報アーカイブへのリンク:ICD2012-14
抄録 (和) 本論文では,低電圧かつ低消費電力な動作を実現可能な低電力ディスターブ緩和技術を提案する.提案技術は,プリチャージレスイコライザ及び小振幅ライトバックドライバから構成され,リーク電力及び書込み時のアクティブエネルギを削減出来る.40nmプロセスを用いて,512Kbの8T SRAMを試作し実測評価したところ,読出し:書込み=50%:50%の条件において,消費エネルギ12.9 W/MHz,0.5Vでの単一動作を実現した.また,従来ライトバック手法に比べて,書込み時アクティブエネルギを59.4%,リーク電力を26.0%削減出来る事を示した. 
(英) This paper presents a novel disturb mitigation scheme which achieves low-power and low-voltage operation for a deep sub-micron SRAM macro. The classic write-back scheme overcame a half-select problem and improved a yield; however, the conventional scheme consumed more power due to charging and discharging all write bitlines (WBLs) in a sub block. Our proposed scheme consists of a floating bitline technique and a low-swing bitline driver (LSBD). This scheme decreases active leakage and active power by 33% and 37% at the FF corner, respectively. In other process corners, more active power reduction can be expected. We fabricated a 512-Kb 8T SRAM test chip that operates at a single 0.5-V supply voltage. The proposed scheme achieves 1.52-W/MHz active energy in a write cycle and 72.8-W leakage power, which are 59.4% and 26.0% better than the conventional write-back scheme. The total energy is 12.9 W/MHz at 0.5 V in a 50%-read / 50%-write operation.
キーワード (和) SRAM / 8T / ディスターブ / ハーフセレクト / ライトバック / / /  
(英) SRAM / 8T / disturb / half-select / write back / / /  
文献情報 信学技報, vol. 112, no. 15, ICD2012-14, pp. 73-78, 2012年4月.
資料番号 ICD2012-14 
発行日 2012-04-16 (ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
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研究会情報
研究会 ICD  
開催期間 2012-04-23 - 2012-04-24 
開催地(和) つなぎ温泉清温荘(岩手県) 
開催地(英) Seion-so, Tsunagi Hot Spring (Iwate) 
テーマ(和) メモリ(DRAM、SRAM、フラッシュ、新規メモリ)技術 
テーマ(英) Memory Device Technologies 
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2012-04-ICD 
本文の言語 日本語 
タイトル(和) [依頼講演] 低電力ディスターブ緩和技術を備えた40nm 0.5V 12.9pJ/access 8T SRAM 
サブタイトル(和)  
タイトル(英) A 40-nm 0.5-V 12.9-pJ/Access 8T SRAM Using Low-Energy Disturb Mitigation Scheme 
サブタイトル(英)  
キーワード(1)(和/英) SRAM / SRAM  
キーワード(2)(和/英) 8T / 8T  
キーワード(3)(和/英) ディスターブ / disturb  
キーワード(4)(和/英) ハーフセレクト / half-select  
キーワード(5)(和/英) ライトバック / write back  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 吉本 秀輔 / Shusuke Yoshimoto / ヨシモト シュウスケ
第1著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第2著者 氏名(和/英/ヨミ) 寺田 正治 / Masaharu Terada / テラダ マサハル
第2著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第3著者 氏名(和/英/ヨミ) 奥村 俊介 / Shunsuke Okumura / オクムラ シュンスケ
第3著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第4著者 氏名(和/英/ヨミ) 鈴木 利一 / Toshikazu Suzuki / スズキ トシカズ
第4著者 所属(和/英) 半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
第5著者 氏名(和/英/ヨミ) 宮野 信治 / Shinji Miyano / ミヤノ シンジ
第5著者 所属(和/英) 半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
第6著者 氏名(和/英/ヨミ) 川口 博 / Hiroshi Kawaguchi / カワグチ ヒロシ
第6著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第7著者 氏名(和/英/ヨミ) 吉本 雅彦 / Masahiko Yoshimoto / ヨシモト マサヒコ
第7著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
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講演者
発表日時 2012-04-24 14:15:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-ICD2012-14 
巻番号(vol) IEICE-112 
号番号(no) no.15 
ページ範囲 pp.73-78 
ページ数 IEICE-6 
発行日 IEICE-ICD-2012-04-16 


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