電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
技報オンライン
‥‥ (ESS/通ソ/エレソ/ISS)
技報アーカイブ
‥‥ (エレソ/通ソ)
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2012-04-24 14:50
[依頼講演]0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計
小田部 晃伊藤清男竹村理一郎土屋龍太日立)・堀口真志ルネサス エレクトロニクスエレソ技報アーカイブへのリンク:ICD2012-15
抄録 (和) 0.5 V動作高速CMOS LSIの実現可能性について検討を行った。はじめに,しきい値ばらつきを低減する技術として,完全空乏型MOSトランジスタ (FD MOS)と救済技術について述べる。次に,2種電源・2種しきい値ロジック回路と0.5 V 6-T SRAM向け昇圧ワード電圧方式を提案し,25 nmプレーナFD MOSを用いた評価結果を示す。さらに,プロセス・電圧・温度ばらつきを補正する回路の重要性について述べる。最後に,これらの技術を用いて,従来の1 V CMOS LSIに比べて消費電力が1/10である22 nm世代の0.5 V動作高速CMOS LSIの実現可能性について述べる。 
(英) The feasibility of 0.5-V memory-rich nanoscale CMOS LSIs was studied. First, nanoscale fully-depleted MOSFETs (FD MOS) and repair techniques are discussed in terms of Vt-variation. Second, dual-VDD dual-Vt logic circuits and a boosted word-voltage scheme for a 0.5-V 6-T SRAM are proposed and evaluated by simulation with a 25-nm planar FD MOS. Third, the importance of using compensation circuits for process, voltage, and temperature variations is stressed. Finally, it is concluded that a 0.5-V memory-rich CMOS LSI is possible while reducing the power to one-eighth that of a conventional 1-V CMOS LSI if the above devices and circuits are used.
キーワード (和) SRAM / ロジック回路 / SOTB / FinFET / しきい値ばらつき / / /  
(英) SRAM / Logic Circuit / SOTB / FinFET / Threshold Voltage Variability / / /  
文献情報 信学技報, vol. 112, no. 15, ICD2012-15, pp. 79-84, 2012年4月.
資料番号 ICD2012-15 
発行日 2012-04-16 (ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

研究会情報
研究会 ICD  
開催期間 2012-04-23 - 2012-04-24 
開催地(和) つなぎ温泉清温荘(岩手県) 
開催地(英) Seion-so, Tsunagi Hot Spring (Iwate) 
テーマ(和) メモリ(DRAM、SRAM、フラッシュ、新規メモリ)技術 
テーマ(英) Memory Device Technologies 
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2012-04-ICD 
本文の言語 日本語 
タイトル(和) [依頼講演]0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計 
サブタイトル(和)  
タイトル(英) Device-Conscious Circuit Designs for 0.5-V High-Speed Nanoscale CMOS LSIs 
サブタイトル(英)  
キーワード(1)(和/英) SRAM / SRAM  
キーワード(2)(和/英) ロジック回路 / Logic Circuit  
キーワード(3)(和/英) SOTB / SOTB  
キーワード(4)(和/英) FinFET / FinFET  
キーワード(5)(和/英) しきい値ばらつき / Threshold Voltage Variability  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小田部 晃 / Akira Kotabe / コタベ アキラ
第1著者 所属(和/英) 株式会社 日立製作所 中央研究所 (略称: 日立)
Central Research Laboratory, Hitachi, Ltd. (略称: Hitachi)
第2著者 氏名(和/英/ヨミ) 伊藤 清男 / Kiyoo Itoh / イトウ キヨオ
第2著者 所属(和/英) 株式会社 日立製作所 中央研究所 (略称: 日立)
Central Research Laboratory, Hitachi, Ltd. (略称: Hitachi)
第3著者 氏名(和/英/ヨミ) 竹村 理一郎 / Riichiro Takemura / タケムラ リイチロウ
第3著者 所属(和/英) 株式会社 日立製作所 中央研究所 (略称: 日立)
Central Research Laboratory, Hitachi, Ltd. (略称: Hitachi)
第4著者 氏名(和/英/ヨミ) 土屋 龍太 / Ryuta Tsuchiya / ツチヤ リュウタ
第4著者 所属(和/英) 株式会社 日立製作所 中央研究所 (略称: 日立)
Central Research Laboratory, Hitachi, Ltd. (略称: Hitachi)
第5著者 氏名(和/英/ヨミ) 堀口 真志 / Masashi Horiguchi / ホリグチ マサシ
第5著者 所属(和/英) ルネサスエレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas)
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2012-04-24 14:50:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-ICD2012-15 
巻番号(vol) IEICE-112 
号番号(no) no.15 
ページ範囲 pp.79-84 
ページ数 IEICE-6 
発行日 IEICE-ICD-2012-04-16 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会