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講演抄録/キーワード
講演名 2012-03-05 10:50
Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス
久米一平井上尚也肱岡健一郎川原 潤武田晃一古武直也白井浩樹風間賢也桑原愼一渡會雅敏佐甲 隆高橋寿史小倉 卓泰地稔二笠間佳子ルネサス エレクトロニクスSDM2011-177 エレソ技報アーカイブへのリンク:SDM2011-177
抄録 (和) 従来のeDRAMでは、M1とトランジスタの間にシリンダ容量を配置するために、極めて高いコンタクトを設ける必要がある。LSIの微細化に伴い、その高コンタクトに起因する寄生抵抗や寄生容量が大きくなり、ゲート遅延が増加しpure logicとのIP互換性の確保が困難になりつつある。そこで、シリンダ容量をM1~M2層間に挿入し、コンタクト (CT) 高さを低減するLogic-IP compatible (LIC) 構造の検討を行った。28nm世代の寸法を用いたシミュレーションによるゲート遅延見積りと、40nm世代のプロセスを用いて作製したLIC-eDRAMテストチップのゲート遅延測定ならびにDRAM動作の評価を行った。その結果、LIC構造を採用することで、従来構造よりも遅延劣化が大幅に改善し、例えばインバータ遅延の劣化量は、pure logicに対してΔτd < 5%に抑えられることを確認した。また、LIC-eDRAMにおける書き込みテストにおいて、DRAMマクロがメモリ動作することを確認した。 
(英) We have confirmed the basic performance of a Logic-IP compatible (LIC) eDRAM with cylinder capacitors in the low-k/Cu BEOL layers. The LIC-eDRAM reduces the contact (CT) height, or essentially the RC delays due to the parasitic component to the contact. By circuit simulation, a 28-nm-node LIC-eDRAM with the reduced CT height controls the logic delay with Δτd <5% to that of 28-nm-node standard CMOS logics, enabling us ensure the logic IP compatibility. This was confirmed also by a 40-nm-node LIC-eDRAM test-chip fabricated. The 40-nm-node inverter delays in the test-chip were controlled actually within Δτd < 5%, referred to those of a pure-CMOS logic LSI. Meanwhile the retention time of the DRAM macro was in the range of milliseconds, which has no difference to that of a conventional eDRAM.
キーワード (和) 混載メモリ / DRAM / 28nmノード / ロジックIP準拠 / / / /  
(英) Embedded memory / DRAM / 28nm-node / Logic IP compatible / / / /  
文献情報 信学技報, vol. 111, no. 463, SDM2011-177, pp. 7-11, 2012年3月.
資料番号 SDM2011-177 
発行日 2012-02-27 (SDM) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
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PDFダウンロード SDM2011-177 エレソ技報アーカイブへのリンク:SDM2011-177

研究会情報
研究会 SDM  
開催期間 2012-03-05 - 2012-03-05 
開催地(和) 機械振興会館 
開催地(英) Kikai-Shinko-Kaikan Bldg. 
テーマ(和) 配線・実装技術と関連材料技術 
テーマ(英) Wiring and Assembly Technology, etc 
講演論文情報の詳細
申込み研究会 SDM 
会議コード 2012-03-SDM 
本文の言語 日本語 
タイトル(和) Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス 
サブタイトル(和)  
タイトル(英) Basic Performance of a Logic-IP Compatible eDRAM with Cylinder Capacitors in Low-k/Cu BEOL Layers 
サブタイトル(英)  
キーワード(1)(和/英) 混載メモリ / Embedded memory  
キーワード(2)(和/英) DRAM / DRAM  
キーワード(3)(和/英) 28nmノード / 28nm-node  
キーワード(4)(和/英) ロジックIP準拠 / Logic IP compatible  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 久米 一平 / Ippei Kume / クメ イッペイ
第1著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第2著者 氏名(和/英/ヨミ) 井上 尚也 / Naoya Inoue / イノウエ ナオヤ
第2著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第3著者 氏名(和/英/ヨミ) 肱岡 健一郎 / Ken'ichiro Hijioka / ヒジオカ ケンイチロウ
第3著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第4著者 氏名(和/英/ヨミ) 川原 潤 / Jun Kawahara / カワハラ ジュン
第4著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第5著者 氏名(和/英/ヨミ) 武田 晃一 / Koichi Takeda / タケダ コウイチ
第5著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第6著者 氏名(和/英/ヨミ) 古武 直也 / Naoya Furutake / フルタケ ナオヤ
第6著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第7著者 氏名(和/英/ヨミ) 白井 浩樹 / Hiroki Shirai / シライ ヒロキ
第7著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第8著者 氏名(和/英/ヨミ) 風間 賢也 / Kenya Kazama / カザマ ケンヤ
第8著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第9著者 氏名(和/英/ヨミ) 桑原 愼一 / Shin'ichi Kuwabara / クワバラ シンイチ
第9著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第10著者 氏名(和/英/ヨミ) 渡會 雅敏 / Msasatoshi Watarai / ワタライ マサトシ
第10著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第11著者 氏名(和/英/ヨミ) 佐甲 隆 / Takashi Sakoh / サコウ タカシ
第11著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第12著者 氏名(和/英/ヨミ) 高橋 寿史 / Toshifumi Takahashi / タカハシ タカフミ
第12著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第13著者 氏名(和/英/ヨミ) 小倉 卓 / Takashi Ogura / オグラ タカシ
第13著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第14著者 氏名(和/英/ヨミ) 泰地 稔二 / Toshiji Taiji / タイジ トシジ
第14著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
第15著者 氏名(和/英/ヨミ) 笠間 佳子 / Yoshiko Kasama / カザマ ヨシコ
第15著者 所属(和/英) ルネサス エレクトロニクス (略称: ルネサス エレクトロニクス)
Renesas Electronics Corporation (略称: Renesas Electronics)
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講演者
発表日時 2012-03-05 10:50:00 
発表時間 30 
申込先研究会 SDM 
資料番号 IEICE-SDM2011-177 
巻番号(vol) IEICE-111 
号番号(no) no.463 
ページ範囲 pp.7-11 
ページ数 IEICE-5 
発行日 IEICE-SDM-2012-02-27 


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