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講演抄録/キーワード
講演名 2011-12-16 14:50
マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた8T SRAMセルレイアウト
梅木洋平吉本秀輔天下卓郎川口 博神戸大)・吉本雅彦神戸大/JSTICD2011-134 エレソ技報アーカイブへのリンク:ICD2011-134
抄録 (和) 本論文ではマルチビット・アップセット(MBU)を軽減する分割ワード線構造における新規8TSRAMセルレイアウトを提案する。分割ワード線構造では非選択列ワード線が非アクティブとなるため、ハーフセレクト問題を無視することが可能であることから、低電力動作を実現できる。しかし従来の分割ワード線構造8T SRAMでは同一ワード内全てのビットセルが物理的に隣接しているためMBU耐性が低く、誤り訂正符号技術(Error Correction Coding:ECC)を適用することが困難であった。そこで本稿ではn-ウェルとp-基盤を用いてセル内部のラッチを分離した新たな8T SRAMセルレイアウトを提案する。
我々はiRoC TFITシミュレータを用い、提案レイアウトが中性子MBU耐性を持つことや、nMOSのシングルイベント・アップセット(SEU)断面がpMOSに比べ3.5-4.5倍ほど高いことを確認した。提案レイアウトを用いることによりMBUは90.70%改善され、ソフトエラーレート(SER)は0.9VでECCを実行した際に3.46FITまで減少した。加えてSynopsys 3-D TCADシミュレーションを実施し、提案8T SRAMはコモンモード効果によりSEU中のLET閾値(LETth)を66.47%改善することを確認した。 
(英) This paper presents a new 8T (8-transistor) SRAM cell layout mitigating multiple-bit upset (MBU) in a divided wordline structure. Because bitlines along unselected columns are not activated, the divided wordline structure eliminates a half-select problem and achieves low-power operation, which is often preferred for low-power / low-voltage applications. However, the conventional 8T SRAM with the divided wordline structure engenders MBUs because all bits in the same word are physically adjoining. Consequently, error correction coding (ECC) techniques are difficult to apply. This paper presents a new 8T cell layout pattern that separates internal latches in SRAM cells using both an n-well and a p-substrate. We investigated an SEU cross section of nMOS that is 3.5–4.5 times higher than that of pMOS. Using an iRoC TFIT simulator, we confirmed that the proposed 8T cell has better neutron-induced MBU tolerance. The MBU in the proposed 8T SRAM is improved by 90.70% and the MBU soft error rate (SER) is decreased to 3.46 FIT at 0.9 V when ECC is implemented. Additionally, we conducted Synopsys 3-D TCAD simulation, which indicates that the LET threshold (LETth) in single-event upset (SEU) is also improved by 66.47% in the proposed 8T SRAM by a common-mode effect.
キーワード (和) SRAM / ソフトエラー / マルチビットアップセット / シングルイベントアップセット / 誤り訂正符号 / アルファ粒子 / 中性子 /  
(英) SRAM / soft error / multiple-bit upset / single-event upset / error correction coding / alpha particle / neutron particle /  
文献情報 信学技報, vol. 111, no. 352, ICD2011-134, pp. 161-166, 2011年12月.
資料番号 ICD2011-134 
発行日 2011-12-08 (ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード ICD2011-134 エレソ技報アーカイブへのリンク:ICD2011-134

研究会情報
研究会 ICD  
開催期間 2011-12-15 - 2011-12-16 
開催地(和) 大阪大学会館 
開催地(英)  
テーマ(和) 学生・若手技術者育成のための研究会 
テーマ(英)  
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2011-12-ICD 
本文の言語 日本語 
タイトル(和) マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた8T SRAMセルレイアウト 
サブタイトル(和)  
タイトル(英) Multiple-Bit-Upset and Single-Bit-Upset Resilient 8T SRAM Bitcell Layout with Divided Wordline Structure 
サブタイトル(英)  
キーワード(1)(和/英) SRAM / SRAM  
キーワード(2)(和/英) ソフトエラー / soft error  
キーワード(3)(和/英) マルチビットアップセット / multiple-bit upset  
キーワード(4)(和/英) シングルイベントアップセット / single-event upset  
キーワード(5)(和/英) 誤り訂正符号 / error correction coding  
キーワード(6)(和/英) アルファ粒子 / alpha particle  
キーワード(7)(和/英) 中性子 / neutron particle  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 梅木 洋平 / Yohei Umeki / ウメキ ヨウヘイ
第1著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第2著者 氏名(和/英/ヨミ) 吉本 秀輔 / Shusuke Yoshimoto / ヨシモト シュウスケ
第2著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第3著者 氏名(和/英/ヨミ) 天下 卓郎 / Takurou Amashita / アマシタ タクロウ
第3著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第4著者 氏名(和/英/ヨミ) 川口 博 / Hiroshi Kawaguchi / カワグチ ヒロシ
第4著者 所属(和/英) 神戸大学 (略称: 神戸大)
Kobe University (略称: Kobe Univ.)
第5著者 氏名(和/英/ヨミ) 吉本 雅彦 / Masahiko Yoshimoto / ヨシモト マサヒコ
第5著者 所属(和/英) 神戸大学/JST CREST (略称: 神戸大/JST)
Kobe University/JST CREST (略称: Kobe Univ./JST)
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講演者
発表日時 2011-12-16 14:50:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-ICD2011-134 
巻番号(vol) IEICE-111 
号番号(no) no.352 
ページ範囲 pp.161-166 
ページ数 IEICE-6 
発行日 IEICE-ICD-2011-12-08 


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