講演抄録/キーワード |
講演名 |
2011-11-30 10:05
マルチサイクルテスト構造を用いたキャプチャ電力の低減 山口久登・○松薗 誠・宮瀬紘平・佐藤康夫・梶原誠司(九工大/JST) VLD2011-83 DC2011-59 |
抄録 |
(和) |
組込み自己テスト(BIST)では,テスト時の消費電力が通常動作時より多いため,電圧降下による誤動作や,発熱による性能劣化を引き起こす問題がある.著者らは,スキャンテストあるいはスキャンベースBISTにおいてキャプチャ時に複数のクロックを発生し,各クロックにおいて一部のFF値を観測することでテスト効率を向上させる手法を提案しているが,本論文では,この構造のもとでキャプチャ時の消費電力を故障検出率の低下なしに低減する手法を提案する. |
(英) |
Power consumption during Built-In Self-Test(BIST) is far larger than that of normal operation. Therefore, it may lead to a malfunction due to excessive voltage droop or performance deterioration due to high heating. The authors have proposed a multi-cycle test method that generates more than two capture clock to e improve test efficiency. This paper proposes a novel technique that reduces the power consumption during capture mode without test coverage loss using the multi-cycle test method. |
キーワード |
(和) |
スキャンテスト / BIST / マルチサイクルテスト / キャプチャ時消費電力 / / / / |
(英) |
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文献情報 |
信学技報, vol. 111, no. 325, DC2011-59, pp. 179-183, 2011年11月. |
資料番号 |
DC2011-59 |
発行日 |
2011-11-21 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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VLD2011-83 DC2011-59 |