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| 講演抄録／キーワード | ||
| 講演名 | 2011-11-29 13:25 大規模演算器アクセラレータのための複数FPGA連結手法 ○森高晃大・下岡俊介・吉村和浩・姚 駿・中田 尚・中島康彦（奈良先端大）  CPSY2011-44 |
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| 抄録 | （和） | 我々は一般的な機械語命令を演算器アレイに写像して高い効率で実行する線形アレイ型アクセラレータLAPP（Linear Array Pipeline Processor）を提案している．LAPP は多数の演算器をアレイ状に配置し，プログラムの最内ループから演算器アレイのデータパスを構成し，必要最小限のユニットだけで実行することによって，高性能と低消費電力を両立している．LAPP では，1 演算器に1 命令を固定的に割り当てることにより高いスループットを実現しているが，演算器数はハードウェア資源という制約の下，実装できる数は限られる．したがって，演算器の個数以 上の長い命令列があった場合，演算器に命令を割り当てられない問題が起こる．そこで本稿では，大規模演算器アクセラレータを実現するためのFPGA 連結手法を提案する．評価の結果，従来型のLAPP と比べ，11.6%の面積増加で長い命令列を演算器アレイに写像し高速実行できる見通しを得た．さらに，最近のFPGA の動向より，複数FPGA間でのシリアル通信がLAPP の拡張に適していることを示す． |
| （英） | We proposed previously Linear Array Pipeline Processor (LAPP), which can be used to map an inner loop of conventional VLIW codes to exploit full parallelism between loop iterations and thus achieve extremely high per watt performance. However, as it is required to map the whole loop kernel inside the Function Unit (FU) array in LAPP during acceleration, the allowed length of the loop data ow graph will be strictly limited by the depth of the FU array. To address this problem, we propose a method to scale current LAPP towards a large FU array, based on multi-FPGA architecture in this research. Our implementation result shows that with a hardware increase of 11.6%, it is possible to distribute the very long loop kernel along the FPGA extending direction. Although the speed of the connection between FPGAs is currently a bottleneck, our study shows that it is applicable under a near future FPGA hardware, under the fast development of the on-board serial communication interface. |
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| キーワード | （和） | 複数FPGA / 高速シリアル通信 / 演算器アレイ / アクセラレータ / / / / |
| （英） | multiple FPGAs / multi-gigabit transceiver / FU array / accelerator / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 328, CPSY2011-44, pp. 9-14, 2011年11月. | |
| 資料番号 | CPSY2011-44 | |
| 発行日 | 2011-11-22 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2011-44 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2011-11-28 - 2011-11-30 |
| 開催地（和） | ニューウェルシティ宮崎 |
| 開催地（英） | NewWelCity Miyazaki |
| テーマ（和） | デザインガイア2011 -VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2011-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 大規模演算器アクセラレータのための複数FPGA連結手法 |
| サブタイトル（和） | |
| タイトル（英） | A Scaling Method for a Large FU Array Accerlator on Multiple FPGAs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 複数FPGA / multiple FPGAs |
| キーワード(2)（和/英） | 高速シリアル通信 / multi-gigabit transceiver |
| キーワード(3)（和/英） | 演算器アレイ / FU array |
| キーワード(4)（和/英） | アクセラレータ / accelerator |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 森高 晃大 / Kodai Moritaka / モリタカ コウダイ |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 下岡 俊介 / Shunsuke Shitaoka / シタオカ シュンスケ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | 吉村 和浩 / Kazuhiro Yoshimura / ヨシムラ カズヒロ |
| 第3著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第4著者 氏名（和/英/ヨミ） | 姚 駿 / Jun Yao / ヤオ ジュン |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第5著者 氏名（和/英/ヨミ） | 中田 尚 / Takashi Nakada / ナカダ タカシ |
| 第5著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第6著者 氏名（和/英/ヨミ） | 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ |
| 第6著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-11-29 13:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2011-44 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.328 |
| ページ範囲 | pp.9-14 |
| ページ数 | 6 |
| 発行日 | 2011-11-22 (CPSY) |
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