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講演抄録/キーワード
講演名 2011-09-26 10:45
低電力アクセラレータCMA-1におけるウェーブパイプラインの適用
小崎信明安田好宏斉藤貴樹池淵大輔木村優之天野英晴慶大)・中村 宏東大)・宇佐美公良芝浦工大)・並木美太郎東京農工大)・近藤正章電通大RECONF2011-22
抄録 (和) CMA-1 はチップサイズ2.1mm×4.2mm で65nmCMOS プロセスで製造され、レジスタを持たないデータ幅24 ビットのPE を8×8 の64 個もつ組合せ回路で構成されるPE アレイと、データアクセスを制御するマイクロコントローラを持つ。これに大域的クロックゲーティングやDVFS を適応することで低電力で動作させることが可能である。今回このCMA にウェーブパイプラインを適用したときの電力性能の改善について報告する。PE アレイへの供給電圧を下げたときに増加する遅延時間を利用して、マイクロコントローラの制御によりPE アレイにウェーブパイプラインを適用する。これにより、PE アレイへの供給電圧を下げたときの、電力性能の下降を緩やかにした。 
(英) CMA(Cool Mega-Array)-1 is a prototype media accelerator consisting of a large PE array which includes 24bit 8 × 8 PEs without registers and a small micro-controller for data memory access. By reducing the overhead of clock tree and the using the benefit of voltage scaling, high degree of energy efficiency is achieved. A chip fabricated in 2.1mm × 4.2mm 65 nm CMOS and programming environment are available. Here, techniques on applying wavepipelining to CMA-1 are proposed and evaluated with a real chip. This technique achieved by controlling micro controller and suppresses the decrease of performance caused by lower the supply voltage for PE array.
キーワード (和) リコンフィギャラブルシステム / 低電力デザイン / 65nmCMOS / 実チップ評価 / / / /  
(英) Reconfigurable System / Low Power Design / 65nmCMOS / Real Chip Evaluation / / / /  
文献情報 信学技報, vol. 111, no. 218, RECONF2011-22, pp. 1-6, 2011年9月.
資料番号 RECONF2011-22 
発行日 2011-09-19 (RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2011-22

研究会情報
研究会 RECONF  
開催期間 2011-09-26 - 2011-09-27 
開催地(和) 名古屋大学(NCES) 
開催地(英) Nagoya Univ. 
テーマ(和) リコンフィギャラブルシステム、一般 
テーマ(英) Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2011-09-RECONF 
本文の言語 日本語 
タイトル(和) 低電力アクセラレータCMA-1におけるウェーブパイプラインの適用 
サブタイトル(和)  
タイトル(英) Wavepipelining on A Ultra Low Power Reconfigurable Accelerator CMA-1. 
サブタイトル(英)  
キーワード(1)(和/英) リコンフィギャラブルシステム / Reconfigurable System  
キーワード(2)(和/英) 低電力デザイン / Low Power Design  
キーワード(3)(和/英) 65nmCMOS / 65nmCMOS  
キーワード(4)(和/英) 実チップ評価 / Real Chip Evaluation  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小崎 信明 / Nobuaki Ozaki / オザキ ノブアキ
第1著者 所属(和/英) 慶応義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) 安田 好宏 / Yoshihiro Yasuda / ヤスダ ヨシヒロ
第2著者 所属(和/英) 慶応義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) 斉藤 貴樹 / Yoshiki Saito / サイトウ ヨシキ
第3著者 所属(和/英) 慶応義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第4著者 氏名(和/英/ヨミ) 池淵 大輔 / Daisuke Ikebuchi / イケブチ ダイスケ
第4著者 所属(和/英) 慶応義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第5著者 氏名(和/英/ヨミ) 木村 優之 / Masayuki Kimura /
第5著者 所属(和/英) 慶応義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第6著者 氏名(和/英/ヨミ) 天野 英晴 / Hideharu Amano / アマノ ヒデハル
第6著者 所属(和/英) 慶応義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第7著者 氏名(和/英/ヨミ) 中村 宏 / Hiroshi Nakamura / ナカムラ ヒロシ
第7著者 所属(和/英) 東京大学 (略称: 東大)
University of Tokyo (略称: Univ. of Tokyo)
第8著者 氏名(和/英/ヨミ) 宇佐 美公良 / Kimiyoshi Usami / ウサミ キミヨシ
第8著者 所属(和/英) 芝浦工業大学 (略称: 芝浦工大)
Shibaura Institute of Technology (略称: Shibaura Inst. of Tech.)
第9著者 氏名(和/英/ヨミ) 並木 美太郎 / Mitaro Namiki / ナミキ ミタロウ
第9著者 所属(和/英) 東京農工大学 (略称: 東京農工大)
Tokyo University of Agriculture and Technology (略称: Tokyo Univ. of Agriculture and Tech.)
第10著者 氏名(和/英/ヨミ) 近藤 正章 / Masaaki Kondo / コンドウ マサアキ
第10著者 所属(和/英) 電気通信大学 (略称: 電通大)
The University of Electro-Communications (略称: The Univ. of Electro-Communications)
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講演者 第1著者 
発表日時 2011-09-26 10:45:00 
発表時間 25分 
申込先研究会 RECONF 
資料番号 RECONF2011-22 
巻番号(vol) vol.111 
号番号(no) no.218 
ページ範囲 pp.1-6 
ページ数
発行日 2011-09-19 (RECONF) 


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