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講演抄録/キーワード
講演名 2011-07-01 14:10
2次元連続DP(2DCDP)のハードウェア実装による高速化とメモリ使用量の軽減
田沢純子矢口勇一宮崎敏明岡 隆一会津大CAS2011-25 VLD2011-32 SIP2011-54 MSS2011-25
抄録 (和) 我々は,入力画像と参照画像の間でスポッティング認識が可能な全画素最適対応アルゴリズムである2DCDP(2次元連続DP)のハードウェア実装を進めている.スポッティング認識とは画像の認識とセグメンテーションを同時的に行うことである.全画素最適対応を実現するには,参照画像の全画素を入力画像中の部分領域の全画素に非線形に最適対応させる必要があり,ソフトウェア実装では,膨大な計算量とメモリ量を消費する.本稿では,2DCDPの効率的な実行を狙いとして設計を進めているハードウェア・アーキテクチャの概要を紹介する.計算量の効率化には累積値計算部の並列化を行い,メモリ使用量の軽減にはトグルメモリ構造を用いた.また,その性能およびメモリ使用量を見積もったので報告する. 
(英) We are designing a hardware accelerator for 2DCDP (2-dimensional continuous dynamic programming) that is an optimal pixel matching algorithm between an input image and a reference one to realize a spotting recognition. The spotting recognition can perform image recognition and segmentation simultaneously. To realize the optimal pixel matching, the whole pixels in the reference image must be matched to the part of the input image nonlinearly, and the matching process requires huge computation power and memory. In this paper, we overview the hardware accelerator to perform 2DCDP effectively. In the proposed architecture, parallelized accumulated local minimum calculators and toggle memory structure are newly introduced to reduce computation cost and memory. In addition, we show some preliminary estimated results for its performance and size of the required memory.
キーワード (和) 連続DP / 全画素最適マッチング / 画像認識 / スポッティング認識 / トグルメモリ構造 / FPGA / /  
(英) Continuous DP / Full Pixel Matching / Image Recognition / Spotting Recognition / Toggle Memory Structure / FPGA / /  
文献情報 信学技報, vol. 111, no. 103, VLD2011-32, pp. 141-146, 2011年6月.
資料番号 VLD2011-32 
発行日 2011-06-23 (CAS, VLD, SIP, MSS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
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PDFダウンロード CAS2011-25 VLD2011-32 SIP2011-54 MSS2011-25

研究会情報
研究会 MSS CAS VLD SIP  
開催期間 2011-06-30 - 2011-07-01 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa-Ken-Seinen-Kaikan 
テーマ(和) システムと信号処理および一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2011-06-MSS-CAS-VLD-SIP 
本文の言語 日本語 
タイトル(和) 2次元連続DP(2DCDP)のハードウェア実装による高速化とメモリ使用量の軽減 
サブタイトル(和)  
タイトル(英) Accelerating and Memory Reduction of 2D Continuous Dynamic Programming Processing Using Dedicated Hardware 
サブタイトル(英)  
キーワード(1)(和/英) 連続DP / Continuous DP  
キーワード(2)(和/英) 全画素最適マッチング / Full Pixel Matching  
キーワード(3)(和/英) 画像認識 / Image Recognition  
キーワード(4)(和/英) スポッティング認識 / Spotting Recognition  
キーワード(5)(和/英) トグルメモリ構造 / Toggle Memory Structure  
キーワード(6)(和/英) FPGA / FPGA  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 田沢 純子 / Junko Tazawa / タザワ ジュンコ
第1著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第2著者 氏名(和/英/ヨミ) 矢口 勇一 / Yuichi Yaguchi / ヤグチ ユウイチ
第2著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第3著者 氏名(和/英/ヨミ) 宮崎 敏明 / Toshiaki Miyazaki / ミヤザキ トシアキ
第3著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第4著者 氏名(和/英/ヨミ) 岡 隆一 / Ryuichi Oka / オカ リュウイチ
第4著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
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講演者
発表日時 2011-07-01 14:10:00 
発表時間 20 
申込先研究会 VLD 
資料番号 IEICE-CAS2011-25,IEICE-VLD2011-32,IEICE-SIP2011-54,IEICE-MSS2011-25 
巻番号(vol) IEICE-111 
号番号(no) no.102(CAS), no.103(VLD), no.104(SIP), no.105(MSS) 
ページ範囲 pp.141-146 
ページ数 IEICE-6 
発行日 IEICE-CAS-2011-06-23,IEICE-VLD-2011-06-23,IEICE-SIP-2011-06-23,IEICE-MSS-2011-06-23 


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