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講演抄録/キーワード
講演名 2011-05-13 10:45
低電力アクセラレータSLD-1にけるアプリケーションプログラムの最適化
小崎信明安田好宏斉藤貴樹池淵大輔木村優之天野英晴慶大)・中村 宏東大)・宇佐美公良芝浦工大)・並木美太郎東京農工大)・近藤正章電通大RECONF2011-15
抄録 (和) SLD-1 はチップサイズ2.1mm×4.2mm で65nmCMOS プロセスで製造され,レジスタを持たないデータ幅24 ビットのPE を8×8 の64 個もつ組合せ回路で構成されるPE アレイと,データアクセスを制御する小規模なコントローラを持つ.これに大域的クロックゲーティングやDVFS を適応することで低電力で動作させることが可能である。今回このSLD 上に効果的にアプリケーションを実装する方法を報告する。メモリアクセスの回数を改善するとともに,PE アレイ上に演算を配置するとき,row 方向でなくcol 方向に優先的に演算を配置し,アプリケーションの実行効率を向上させた.これにより電力の増加を最小に抑えながら,実行性能を6 倍にできた. 
(英) SLD(Silent Large Datapath)-1 is a prototype media accelerator consisting of a large PE array which includes 24bit 8 × 8 PEs without registers and a small micro-controller for data memory access. By reducing the overhead of clock tree and the using the benefit of voltage scaling, high degree of energy efficiency is achieved. A chip fabricated in 2.1mm × 4.2mm 65 nm CMOS and programming environment are available. Here, techniques on implementation of application programs to SLD-1 are proposed and evaluated with a real chip. The energy efficiency is improved six times by reducing frequency of data fetch and improving the mapping algorithm to the PE array.
キーワード (和) 最適化 / リコンフィギャラブルシステム / 低電力デザイン / 65nmCMOS / 実チップ評価 / / /  
(英) Optimization / Reconfigurable System / Low Power Design / 65nmCMOS / Real Chip Evaluation / / /  
文献情報 信学技報, vol. 111, no. 31, RECONF2011-15, pp. 85-90, 2011年5月.
資料番号 RECONF2011-15 
発行日 2011-05-05 (RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2011-15

研究会情報
研究会 RECONF  
開催期間 2011-05-12 - 2011-05-13 
開催地(和) 北海道大学工学部B3棟 
開催地(英) Hokkaido Univ. (Faculty of Eng., B3 Bldg.) 
テーマ(和) リコンフィギャラブルシステム、一般 
テーマ(英) Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2011-05-RECONF 
本文の言語 日本語 
タイトル(和) 低電力アクセラレータSLD-1にけるアプリケーションプログラムの最適化 
サブタイトル(和)  
タイトル(英) Optimization of Application Programs of SLD-1 : A Low Power Accelarator 
サブタイトル(英)  
キーワード(1)(和/英) 最適化 / Optimization  
キーワード(2)(和/英) リコンフィギャラブルシステム / Reconfigurable System  
キーワード(3)(和/英) 低電力デザイン / Low Power Design  
キーワード(4)(和/英) 65nmCMOS / 65nmCMOS  
キーワード(5)(和/英) 実チップ評価 / Real Chip Evaluation  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小崎 信明 / Nobuaki Ozaki / オザキ ノブアキ
第1著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) 安田 好宏 / Yoshihiro Yasuda / ヤスダ ヨシヒロ
第2著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) 斉藤 貴樹 / Yoshiki Saito / サイトウ ヨシキ
第3著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第4著者 氏名(和/英/ヨミ) 池淵 大輔 / Daisuke Ikebuchi / イケブチ ダイスケ
第4著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第5著者 氏名(和/英/ヨミ) 木村 優之 / Masayuki Kimura / キムラ マサユキ
第5著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第6著者 氏名(和/英/ヨミ) 天野 英晴 / Hideharu Amano / アマノ ヒデハル
第6著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第7著者 氏名(和/英/ヨミ) 中村 宏 / Hiroshi Nakamura / ナカムラ ヒロシ
第7著者 所属(和/英) 東京大学 (略称: 東大)
University of Tokyo (略称: Univ. of Tokyo)
第8著者 氏名(和/英/ヨミ) 宇佐美 公良 / Kimiyoshi Usami / ウサミ キミヨシ
第8著者 所属(和/英) 芝浦工業大学 (略称: 芝浦工大)
Shibaura Institute of Technology University (略称: Shibaura Tech. Univ.)
第9著者 氏名(和/英/ヨミ) 並木 美太郎 / Mitaro Namiki / ナミキ ミタロウ
第9著者 所属(和/英) 東京農工大学 (略称: 東京農工大)
Tokyo University of Agriculture and Technology (略称: Tokyo Univ. of Agriculture and Tech.)
第10著者 氏名(和/英/ヨミ) 近藤 正章 / Masaaki Kondo / コンドウ マサアキ
第10著者 所属(和/英) 東京電気通信大学 (略称: 電通大)
Tokyo University of Electro-Communication (略称: Tokyo Univ. of Electro-Communication)
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講演者 第1著者 
発表日時 2011-05-13 10:45:00 
発表時間 25分 
申込先研究会 RECONF 
資料番号 RECONF2011-15 
巻番号(vol) vol.111 
号番号(no) no.31 
ページ範囲 pp.85-90 
ページ数
発行日 2011-05-05 (RECONF) 


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