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| 講演抄録／キーワード | ||
| 講演名 | 2011-03-04 13:10 ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価 ○井上雅文（東工大）・右近祐太・高橋篤司（阪大）  VLD2010-141 |
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| 抄録 | （和） | 通常の同期式回路設計では，回路内で遅延エラーの発生を許容しないため，フリップフロップ間の信号伝搬遅延の最大値（最大遅延）がクロック周期の下限となる． このため，正常な回路処理を保証するために，クロック周期を最大遅延以上に設定する．一方，エラー検出回復方式では，正常な回路処理はエラー検出回復機構により保証するため，回路処理を投機的に実行出来る．このとき，遅延エラーの発生は許容され，クロック周期を最大遅延未満に設定することが可能となる．回路の速度性能は，クロック周期削減による処理時間の削減が，遅延エラーが発生した際の回復処理にかかる時間損失を上回る場合において向上する．本稿では，エラー検出回復機構の一実装方法について考察し，その正当性と性能をゲートレベルシミュレーションにより評価する．検討方式を用いて構成した加算累算器が，遅延エラーの発生を許容しない同期式構成に比べて，10%程度高速に動作することを確認した． \end{eabstract} \begin{ekeyword} %英文キーワード |
| （英） | In a typical synchronous circuit design, the maximum delay between flip-flops gives a lower bound of the clock period such that no delay error occurs in the circuits. In the error detection/correction mechanism, however, the occurence of delay errors is allowed, and so all design constraints related to the maximum delay are relaxed. This allows a circuit to perform speculative executions. Therefore, the performance of the circuit would be increased when the gain obtained by permitting delay errors overcomes the loss for the error/correction. In this paper, we investigate an implementation of the error detection/correction mechanism and evaluate the validity and perfomance of it by gate-level simulation. We confirm that 10% speed up of the adder-accumulator designed in our approach compared to the one designed in typical framework is achieved. |
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| キーワード | （和） | エラー検出・回復 / 遅延エラー / 設計制約 / ゲートレベルシミュレーション / / / / |
| （英） | error detection/correction / delay error / design constraint / gate-level simulation / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 432, VLD2010-141, pp. 147-152, 2011年3月. | |
| 資料番号 | VLD2010-141 | |
| 発行日 | 2011-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-141 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2011-03-02 - 2011-03-04 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | Okinawaken-Danjo-Kyodo-Sankaku Center |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価 |
| サブタイトル（和） | |
| タイトル（英） | An evaluation of error detection/correction circuits by gate level simulation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | エラー検出・回復 / error detection/correction |
| キーワード(2)（和/英） | 遅延エラー / delay error |
| キーワード(3)（和/英） | 設計制約 / design constraint |
| キーワード(4)（和/英） | ゲートレベルシミュレーション / gate-level simulation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 井上 雅文 / Masafumi Inoue / イノウエ マサフミ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 右近 祐太 / Yuuta Ukon / ウコン ユウタ |
| 第2著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第3著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-03-04 13:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-141 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.432 |
| ページ範囲 | pp.147-152 |
| ページ数 | 6 |
| 発行日 | 2011-02-23 (VLD) |
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