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講演抄録/キーワード
講演名 2011-01-18 15:10
超低電力アクセラレータSLD(Silent Large Datapath)の実機評価
小崎信明安田好宏齊藤貴樹池淵大輔木村優之天野英晴慶大)・中村 宏東大)・宇佐美公良芝浦工大)・並木美太郎東京農工大)・近藤正章電通大VLD2010-110 CPSY2010-65 RECONF2010-79
抄録 (和) 近年,モバイル機器の高機能化に伴い,高性能かつ低電力なアクセラレータに対する要求が高まっている.これを達成するための手段の一つに動的リコンフィギャラブルプロセッサアレイが注目されている.我々は,その試作としてMuCCRA-3 を開発し,電力を分析した結果,消費電力のうち動的再構成に20% から25% を,クロックツリーによるスタンバイ電力に15% 程度消費していることが分かった.我々はこれらの問題を解消すべくSilent Large Datapath(SLD) という新たなアーキテクチャを考案し,その試作としてSLD-1 を開発した.SLD-1 はチップサイズ2.1mm×4.2mm で65nmCMOS プロセスで製造され,レジスタを持たないデータ幅24 ビットのPE を8×8 の64 個もつ組合せ回路で構成されるPE アレイと,データアクセスを制御する小規模なコントローラを持つ.これに大域的クロックゲーティングやDVFS を適応することで1.356GOPS/11mW の電力性能を達成した. 
(英) Battery driven multi-media applications require both high performance and energy efficiency. Recon-figurable accelerators with a lot of processing elements are hopeful approach. SLD(Silent Large Datapath)-1 is a prototype media accelerator consisting of a large PE array which includes 24bit 8 × 8 PEs without registers and a small micro-controller for data memory access. It was fabricated in 2.1mm × 4.2mm 65 nm CMOS, and achieves 1.356GOPS/11mW sustained performance by reducing overhead of clock tree and the benefit of voltage scaling.
キーワード (和) リコンフィギャラブルシステム / 低電力デザイン / 65nmCMOS / 実チップ評価 / / / /  
(英) Reconfigurable System / Low Power Design / 65nmCMOS / Real Chip Evaluation / / / /  
文献情報 信学技報, vol. 110, no. 362, RECONF2010-79, pp. 175-180, 2011年1月.
資料番号 RECONF2010-79 
発行日 2011-01-10 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2010-110 CPSY2010-65 RECONF2010-79

研究会情報
研究会 RECONF VLD CPSY IPSJ-SLDM  
開催期間 2011-01-17 - 2011-01-18 
開催地(和) 慶應義塾大学日吉キャンパス 
開催地(英) Keio Univ (Hiyoshi Campus) 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2011-01-RECONF-VLD-CPSY-SLDM 
本文の言語 日本語 
タイトル(和) 超低電力アクセラレータSLD(Silent Large Datapath)の実機評価 
サブタイトル(和)  
タイトル(英) Real Chip evaluation of Silent Large Datapath:A Ultra Low Power Accelarater 
サブタイトル(英)  
キーワード(1)(和/英) リコンフィギャラブルシステム / Reconfigurable System  
キーワード(2)(和/英) 低電力デザイン / Low Power Design  
キーワード(3)(和/英) 65nmCMOS / 65nmCMOS  
キーワード(4)(和/英) 実チップ評価 / Real Chip Evaluation  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小崎 信明 / Nobuaki Ozaki / オザキ ノブアキ
第1著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) 安田 好宏 / Yoshihiro Yasuda / ヤスダ ヨシヒロ
第2著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) 齊藤 貴樹 / Yoshiki Saito / サイトウ ヨシキ
第3著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第4著者 氏名(和/英/ヨミ) 池淵 大輔 / Daisuke Ikebuchi / イケブチ ダイスケ
第4著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第5著者 氏名(和/英/ヨミ) 木村 優之 / Masayuki Kimura / キムラ マサユキ
第5著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第6著者 氏名(和/英/ヨミ) 天野 英晴 / Hideharu Amano / アマノ ヒデハル
第6著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第7著者 氏名(和/英/ヨミ) 中村 宏 / Hiroshi Nakamura / ナカムラ ヒロシ
第7著者 所属(和/英) 東京大学 (略称: 東大)
University of Tokyo (略称: Univ. of Tokyo)
第8著者 氏名(和/英/ヨミ) 宇佐美 公良 / Kimiyoshi Usami / ウサミ キミヨシ
第8著者 所属(和/英) 芝浦工業大学 (略称: 芝浦工大)
Shibaura Institute of Technology (略称: Shibaura Inst. Tech.)
第9著者 氏名(和/英/ヨミ) 並木 美太郎 / Mitaro Namiki / ナミキ ミタロウ
第9著者 所属(和/英) 東京農工大学 (略称: 東京農工大)
Tokyo University of Agriculture and Technology (略称: Tokyo Univ. of Agriculture and Tech.)
第10著者 氏名(和/英/ヨミ) 近藤 正章 / Masaaki Kondo / コンドウ マサアキ
第10著者 所属(和/英) 電気通信大学 (略称: 電通大)
The University of Electro-Communications (略称: Univ. of Electro-Communications)
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講演者
発表日時 2011-01-18 15:10:00 
発表時間 20 
申込先研究会 RECONF 
資料番号 IEICE-VLD2010-110,IEICE-CPSY2010-65,IEICE-RECONF2010-79 
巻番号(vol) IEICE-110 
号番号(no) no.360(VLD), no.361(CPSY), no.362(RECONF) 
ページ範囲 pp.175-180 
ページ数 IEICE-6 
発行日 IEICE-VLD-2011-01-10,IEICE-CPSY-2011-01-10,IEICE-RECONF-2011-01-10 


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