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| 講演抄録／キーワード | ||
| 講演名 | 2011-01-18 16:05 FPGAによるメニーコアシミュレータScalableCoreシステムの正当性検証 ○高前田伸也・笹河良介・吉瀬謙二（東工大）  VLD2010-112 CPSY2010-67 RECONF2010-81 |
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| 抄録 | （和） | 我々は，タイル型メニーコアアーキテクチャを主な対象とするFPGAによるシミュレーション環境ScalableCoreシステムを提案し，開発を行っている．本稿では，ScalableCoreシステムのRTLおよび実機の挙動を，同様のアーキテクチャをシミュレートするソフトウェアシミュレータと比較することにより，ScalableCoreシステムにおけるシミュレーションの正当性について検証する．検証により，ソフトウェアシミュレータにいくつかの設計との差異が発見された．当該箇所の修正後，ScalableCoreシステムのRTLとソフトウェアシミュレータとの間に挙動の差異はなく，改めて本システムが設計通りに実装されていることを確かめた．ソフトウェアにより実行開始を同期するScalableCoreシステムの実機では， プログラムの開始から完了までに要するサイクル数の差異は2%程度であることを確認した．またソフトウェアシミュレータと同様にシミュレーション開始を同期する方式を提案し，その実装と評価を行う．ハードウェアにより実行開始を同期するScalableCoreシステムの実機では，プログラムの実行サイクル数の差異は解消された． |
| （英） | We have proposed and been developing the ScalableCore system, FPGA-based simulation system for tile many-core architectures. The goal of this paper is to validate the ScalableCore system by comparing the behavior of the RTL and actual equipment for the ScalableCore system to a software simulator simulating the same architecture. The validation results shows that some differences between the software simulator and the base design are found. By fixing these points, there is no difference between the RTL behavior of ScalableCore and the software simulator behavior, and we verified that the system has been developed as designed. Additionally, the program exection cycles on the actual FPGA equipment with software-based start synchronization diffres a little, up to 2%. Then we propose a technique to synchronize the timing of a simulation start on the ScalableCore sysytem. By using the synchronizatoin mechanism, the difference of the simulation cycles on the ScalableCore system equipment is removed. |
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| キーワード | （和） | FPGA / プロトタイピングシステム / メニーコアプロセッサ / システム検証 / / / / |
| （英） | FPGA / Prototyping System / Many-core Processor / System Verification / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 362, RECONF2010-81, pp. 187-192, 2011年1月. | |
| 資料番号 | RECONF2010-81 | |
| 発行日 | 2011-01-10 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-112 CPSY2010-67 RECONF2010-81 |
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| 研究会情報 | |
| 研究会 | RECONF VLD CPSY IPSJ-SLDM |
| 開催期間 | 2011-01-17 - 2011-01-18 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Keio Univ (Hiyoshi Campus) |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2011-01-RECONF-VLD-CPSY-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAによるメニーコアシミュレータScalableCoreシステムの正当性検証 |
| サブタイトル（和） | |
| タイトル（英） | A Validation of FPGA-based Many-core Simulator ScalableCore System |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | プロトタイピングシステム / Prototyping System |
| キーワード(3)（和/英） | メニーコアプロセッサ / Many-core Processor |
| キーワード(4)（和/英） | システム検証 / System Verification |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高前田 伸也 / Shinya Takamaeda / タカマエダ シンヤ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第2著者 氏名（和/英/ヨミ） | 笹河 良介 / Ryosuke Sasakawa / ササカワ リョウスケ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第3著者 氏名（和/英/ヨミ） | 吉瀬 謙二 / Kenji Kise / キセ ケンジ |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-01-18 16:05:00 |
| 発表時間 | 20分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2010-112, CPSY2010-67, RECONF2010-81 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.360(VLD), no.361(CPSY), no.362(RECONF) |
| ページ範囲 | pp.187-192 |
| ページ数 | 6 |
| 発行日 | 2011-01-10 (VLD, CPSY, RECONF) |
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