講演抄録/キーワード |
講演名 |
2010-12-17 15:15
3次元積層型乗算器の回路分割手法に関する研究 ○坂井一仁・多田十兵衛(山形大)・江川隆輔(東北大/JST)・小林広明(東北大)・後藤源助(山形大) ICD2010-125 エレソ技報アーカイブへのリンク:ICD2010-125 |
抄録 |
(和) |
近年,LSIの更なる性能向上の手段として3次元積層技術が注目されている.演算回路を3次元実装する場合,回路をいくつかのサブ回路に分割し,それらを積層する必要がある.このときの演算回路の分割手法によって演算回路の性能は大きく異なるため,演算回路毎に最適な分割手法の検討が必要となる.本研究では,可能な限り垂直配線の本数を抑制することで性能向上が得られる分割手法を提案する.演算回路として乗算器を取り上げ,従来の分割手法と提案手法での回路の最大遅延への効果を評価する.シミュレーションによる評価の結果,提案手法では従来の乗算器に比べ最大20%の高速化を達成した. |
(英) |
Three-dimensional(3-D) integration technologies attract a lot of attention to further enhance the performance of the LSI. To implement 3-D stacked arithmetic units, appropriate circuit partitioning strategies should be applied to exploit the potential of 3-D integration technologies. In this paper, we propose a circuit partitioning technology, which can improve the performance of arithmetic units with small overheads of vertical interconnects. To clarify the effectiveness of the proposed partitioning strategy, 3-D stacked parallel multipliers are designed and evaluated. The multipliers designed by the proposed circuit partitioning strategy achieve a 20% delay reduction compared to multipliers that is designed based on conventional 2-D implementations. |
キーワード |
(和) |
3次元積層技術 / 乗算器 / / / / / / |
(英) |
3-D integration / multiplier / / / / / / |
文献情報 |
信学技報, vol. 110, no. 344, ICD2010-125, pp. 153-158, 2010年12月. |
資料番号 |
ICD2010-125 |
発行日 |
2010-12-09 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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