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| 講演名 | 2010-09-17 09:25 COGRE: 面積削減を目的とした少構成メモリ論理セルアーキテクチャ ○岡本康裕・一ノ宮佳裕・尼崎太樹・飯田全広・末吉敏則（熊本大）  RECONF2010-31 |
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| 抄録 | （和） | 現在，多くのFPGA（Field Programmable Gate Array）では論理セルとしてLUT（Look-Up Table）が用いられている． LUTは，入力数に応じて任意の論理を実装することが可能であるが，回路実装時に全ての論理が均等に使用されるわけではなく，出現論理には偏りが存在している． 本稿では，出現頻度の高い論理のみを実装可能にすることにより回路リソースの削減を目指したCOGREアーキテクチャを提案し，既存のLUTとの比較を行った． その結果，6入力COGREにおいて，6入力LUTと比較して46.3\%の論理面積削減を実現した． 同様に，5入力COGREは5入力LUTと比較して32.6\%，4入力LUTと比較して10.0\%の論理面積を削減することができた． さらに，総使用コンフィギュレーションメモリ数に関しても，6入力LUTと比較して6入力COGREは32.1\%の削減を実現した． |
| （英） | In order to implement logic functions, conventional field programmable gate arrays (FPGAs) adopt look-up tables (LUTs) as programmable logic cells. N-input LUTs can implement any N-input logic functions. However, there is no need to use all logic functions in a circuit implementation. Therefore, we can cut down the area and configuration memory bits of logic cells by decreasing the functionality. In this paper, we propose a novel small-memory logic cell, COGRE, to minimize the FPGA area. The experimental results show that the logic area in 6-COGRE is 46.3\% smaller than that in 6-LUT. The logic area of 5-COGRE is 32.6\% smaller than that of 5-LUT and 10.0\% smaller than that of 4-LUT. Further, the total number of configuration memory bits in 6-COGRE is 32.1\% smaller than the number of configuration memory bits in 6-LUT. |
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| キーワード | （和） | リコンフィギャラブルロジックデバイス / 論理セル / NPN同値類 / / / / / |
| （英） | reconfigurable logic device / logic cell / NPN equivalence class / / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 204, RECONF2010-31, pp. 79-84, 2010年9月. | |
| 資料番号 | RECONF2010-31 | |
| 発行日 | 2010-09-09 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2010-31 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2010-09-16 - 2010-09-17 |
| 開催地（和） | 静岡大学(工学部2号館) |
| 開催地（英） | Shizuoka University (Faculty of Eng., Hall 2) |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2010-09-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | COGRE: 面積削減を目的とした少構成メモリ論理セルアーキテクチャ |
| サブタイトル（和） | |
| タイトル（英） | COGRE: A Novel Compact Logic Cell Architecture for Area Reduction |
| サブタイトル（英） | |
| キーワード(1)（和/英） | リコンフィギャラブルロジックデバイス / reconfigurable logic device |
| キーワード(2)（和/英） | 論理セル / logic cell |
| キーワード(3)（和/英） | NPN同値類 / NPN equivalence class |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岡本 康裕 / Yasuhiro Okamoto / オカモト ヤスヒロ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 一ノ宮 佳裕 / Yoshihiro Ichinomiya / イチノミヤ ヨシヒロ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第6著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-09-17 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2010-31 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.204 |
| ページ範囲 | pp.79-84 |
| ページ数 | 6 |
| 発行日 | 2010-09-09 (RECONF) |
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