講演抄録/キーワード |
講演名 |
2010-08-27 10:15
[招待講演]実デバイス基板を用いたサブ10ミクロンの薄化技術の開発 ○前田展秀・金 永ソク(東大)・彦坂幸信・恵下 隆(富士通セミコンダクター)・北田秀樹・藤本興治(東大)・水島賢子(富士通研)・鈴木浩助(大日本印刷)・中村友二(富士通研)・川合章仁・荒井一尚(ディスコ)・大場隆之(東大) SDM2010-141 ICD2010-56 エレソ技報アーカイブへのリンク:SDM2010-141 ICD2010-56 |
抄録 |
(和) |
200mmおよび300mmのデバイスウェハーを10μm以下のレベルまで薄化した.裏面研削後にできる200nmの非結晶層はウルトラポリグラインドを適用すれば50nmまで除去され,またCMPやドライポリッシュを適用すれば完全に除去される.強誘電体(FRAM)デバイスウェハーを9μmまで薄化しても,スイッチングチャージは変化しなかった.CMOSロジックデバイスを7μmまで薄化した場合もオン電流と接合リークに変化はなかった.10μm以下の薄化によりビアラストプロセスにおけるシリコン貫通電極(TSV)のアスペクト比を4以下にすることができる. |
(英) |
200-mm and 300-mm device wafers were successfully thinned down to less than 10-μm. A 200-nm non-crystalline layer remaining after the high-rate Back Grind process was partially removed down to 50-nm by Ultra Poligrind process, or was completely removed with either Chemical Mechanical Planarization or Dry Polish. For FRAM device wafers thinned down to 9-μm, switching charge showed no change by the thinning process. CMOS logic device wafers thinned to 7-μm indicated neither change in Ion current nor junction leakage current. Thinning such wafers to <10-μm will allow for lower aspect ratio less than 4 of Through-Silicon-Via (TSV) in a via-last process. |
キーワード |
(和) |
3次元集積化 / ウェハー薄化 / ウェハー積層 / / / / / |
(英) |
3D Integration / Wafer thinning / WOW / / / / / |
文献情報 |
信学技報, vol. 110, no. 182, SDM2010-141, pp. 95-97, 2010年8月. |
資料番号 |
SDM2010-141 |
発行日 |
2010-08-19 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
SDM2010-141 ICD2010-56 エレソ技報アーカイブへのリンク:SDM2010-141 ICD2010-56 |