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講演抄録/キーワード
講演名 2010-06-25 13:30
C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法
岩田大志大竹哲史井上美智子藤原秀雄奈良先端大
抄録 (和) VLSIの大規模,高速化に伴い,大域クロックの分配が困難になるなどの問題が顕在化しており,
それらの問題を解決する手段としてGALS(Globally-asynchronous, locally-synchronous)設計手法を用いた回路設計がある.
同期式回路部分に対する可検査性は完全スキャン設計によって保証することができるが,非同期式回路に対して完全スキャン設計と同等の可検査性を保証するためには多大な面積,遅延オーバーヘッドを要する.
これらのオーバーヘッドを削減する完全スキャン設計手法が提案されているが,非同期式回路の組合せ回路部分にさえ完全可検査性を保証できないという問題がある.
本稿では非同期式回路の組合せ回路部分に対して完全可検査性を保証する2部完全スキャン設計を提案し,さらに,非同期式回路で用いる順序素子に対しても完全可検査性を保証する新しいスキャン素子を提案する. 
(英) Using asynchronous VLSI designs resolve synchronous circuit design difficulties, e.g.\ the clock skew, higher throughput and lower power consumption.
ITRS predicts that a globally-asynchronous, locally-synchronous (GALS) design scheme will be adopted for various applications in near future.
Although a full scan design method for synchronous circuits is applied to asynchronous circuits to achieve the same testability of their combinational parts, the overhead is extremely high.
To reduce the overhead, several full scan design methods have been proposed but they cannot guarantee complete test.
In this paper, we propose a bipartite full scan design as a new DFT method for asynchronous circuits where we guarantee complete test for both combinational and sequential parts of circuits with area and performance overhead comparable to the previous best method in terms of overhead.
キーワード (和) 非同期式回路テスト / L1L2*完全スキャン設計 / 2部完全スキャン可検査性 / スキャンC素子 / / / /  
(英) Asynchronous circuit testing / L1L2* full scan design / bipartite full scan testability / scannable C-element / / / /  
文献情報 信学技報, vol. 110, no. 106, DC2010-8, pp. 1-6, 2010年6月.
資料番号 DC2010-8 
発行日 2010-06-18 (DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 DC  
開催期間 2010-06-25 - 2010-06-25 
開催地(和) 機械振興会館 
開催地(英) Kikai-Shinko-Kaikan Bldg. 
テーマ(和) 設計/テスト/検証 
テーマ(英)  
講演論文情報の詳細
申込み研究会 DC 
会議コード 2010-06-DC 
本文の言語 日本語 
タイトル(和) C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法 
サブタイトル(和)  
タイトル(英) A Full Scan Design Method for Asynchronous Sequential Circuits Based on C-element Scan Paths 
サブタイトル(英)  
キーワード(1)(和/英) 非同期式回路テスト / Asynchronous circuit testing  
キーワード(2)(和/英) L1L2*完全スキャン設計 / L1L2* full scan design  
キーワード(3)(和/英) 2部完全スキャン可検査性 / bipartite full scan testability  
キーワード(4)(和/英) スキャンC素子 / scannable C-element  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 岩田 大志 / Hiroshi Iwata / イワタ ヒロシ
第1著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第2著者 氏名(和/英/ヨミ) 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ
第2著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第3著者 氏名(和/英/ヨミ) 井上 美智子 / Michiko Inoue / イノウエ ミチコ
第3著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
第4著者 氏名(和/英/ヨミ) 藤原 秀雄 / Hideo Fujiwara / フジワラ ヒデオ
第4著者 所属(和/英) 奈良先端科学技術大学院大学 (略称: 奈良先端大)
Nara Institute of Science and Technology (略称: NAIST)
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講演者
発表日時 2010-06-25 13:30:00 
発表時間 30 
申込先研究会 DC 
資料番号 IEICE-DC2010-8 
巻番号(vol) IEICE-110 
号番号(no) no.106 
ページ範囲 pp.1-6 
ページ数 IEICE-6 
発行日 IEICE-DC-2010-06-18 


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