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講演抄録/キーワード
講演名 2010-05-13 16:20
SRAM型FPGA上の実装回路におけるソフトエラー耐性評価手法の一検討
木村剛士甲斐統貴堤 喜章尼崎太樹久我守弘末吉敏則熊本大RECONF2010-7
抄録 (和) SRAM 型FPGA(Field Programmable Gate Array) は高い柔軟性を持つ反面,ソフトエラーの影響を受け回路故障を引き起こす恐れがある.
また,半導体プロセスの微細化に伴いソフトエラーの発生頻度が増加することから,高信頼設計の必要性が高まっている.
これに伴い,高信頼設計の有効性を示すための信頼性評価手法が重要化している.
現在の信頼性評価は,再構成を用いて擬似ソフトエラーを注入し,その出力を観測する手法が一般的である.
しかし,ソフトエラー注入のたびに回路の再構成が必要になるため,現実的な時間で評価を行えない.
著者らは,SRAM 型FPGA に実装された回路のソフトエラー耐性評価と評価時間の削減を目的とし,ソフトエラー耐性を評価するシステムを構築した.
16 ビットの加算器と乗算器に対してフレーム単位の部分再構成を用いてソフトエラー耐性評価を行った.
結果から,フレーム単位の部分再構成により評価時間を大幅に削減できるとともに,FPGA のソフトエラー耐性についてのデータを得ることができた. 
(英) SRAM-based field programmable gate arrays (FPGAs) are vulnerable to a single event upset (SEU),which is induced by radiation effect.
Therefore, the importance of the dependable implementation technique is increasing, and the accurate dependability analysis method is required in order to demonstrate their dependability.
Most of present analysis technique is performed by using dynamic partial reconfiguration to emulate the soft-error.
However, it takes long time to analyze the dependability because it requires many times of reconfiguration to complete the soft-error injection.
In the present paper, we construct the soft-error estimation system to analyze the reliability and to reduce the estimation time.
As a result of our experimentation for 16 bits full-adder and multiplier, we can estimate the dependability of implemented system.
Moreover, the constructed system can reduce the estimation time.
キーワード (和) ソフトエラー / 部分再構成 / SEU / 自己テスト / / / /  
(英) soft error / partial reconfiguration / SEU / self test / / / /  
文献情報 信学技報, vol. 110, no. 32, RECONF2010-7, pp. 37-42, 2010年5月.
資料番号 RECONF2010-7 
発行日 2010-05-06 (RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2010-7

研究会情報
研究会 RECONF  
開催期間 2010-05-13 - 2010-05-14 
開催地(和) 長崎温泉 やすらぎ伊王島 (長崎市伊王島町) 
開催地(英)  
テーマ(和) リコンフィギャラブルシステム,一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2010-05-RECONF 
本文の言語 日本語 
タイトル(和) SRAM型FPGA上の実装回路におけるソフトエラー耐性評価手法の一検討 
サブタイトル(和)  
タイトル(英) A Case Study of Evaluation Technique for Soft Error Tolerance on SRAMs-based FPGAs. 
サブタイトル(英)  
キーワード(1)(和/英) ソフトエラー / soft error  
キーワード(2)(和/英) 部分再構成 / partial reconfiguration  
キーワード(3)(和/英) SEU / SEU  
キーワード(4)(和/英) 自己テスト / self test  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 木村 剛士 / Tsuyoshi Kimura / キムラ ツヨシ
第1著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第2著者 氏名(和/英/ヨミ) 甲斐 統貴 / Noritaka Kai / カイ ノリタカ
第2著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第3著者 氏名(和/英/ヨミ) 堤 喜章 / Yoshiaki Tsutsumi / ツツミ ヨシアキ
第3著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第4著者 氏名(和/英/ヨミ) 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ
第4著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第5著者 氏名(和/英/ヨミ) 久我 守弘 / Morihiro Kuga / クガ モリヒロ
第5著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第6著者 氏名(和/英/ヨミ) 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ
第6著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
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講演者
発表日時 2010-05-13 16:20:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-RECONF2010-7 
巻番号(vol) IEICE-110 
号番号(no) no.32 
ページ範囲 pp.37-42 
ページ数 IEICE-6 
発行日 IEICE-RECONF-2010-05-06 


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