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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-11 10:00 ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討 ○山田翔太・國生雄一・西本智広・吉田直之・堀 遼平・松本直樹・北森達也（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）  VLD2009-107 |
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| 抄録 | （和） | 我々はこれまでに，電子ビーム直接描画に適したビアプログラマブルデバイスVPEX (Via Programmable logic device using EXclusive-or array)と，その専用CADシステムの開発を行ってきた．VPEXの基本論理素子(LE)は，EXORゲートとインバータを組み合わせた論理素子となっており，第1ビア層の変更によってこれらのゲートの接続関係を変更することですべての２入力論理とAOI,マルチプレクサなどの一部の３入力論理を実現することができる．また，LE間の配線は，固定されたメタル3層とメタル4層の接続関係を，第3ビア層の変更によってプログラムすることで実現する．そのため，LEを組み合わせた配置領域の形状や配線アーキテクチャはCADシステムの配線成功率に大きな影響を与える．そこで本研究では，開発したCADシステムを使用し，LEを組み合わせた配置形状と配線アーキテクチャについてベンチマークデータを用いて検討する． |
| （英） | We have developed the via-programmable logic device VPEX which was optimized for EB direct writing, and also developed the dedicated CAD system for the VPEX. The VPEX logic element composed of complex-gate type exclusive OR gate and inverters can be configured to one of 2-input logic functions or 3-input logic functions such as AOI and multiplexer with via-1 layer. The routing between LEs can be programmed by the via-3 layer which change connections between fixed metal-3 and metal-4 layers. Thus, the routing architecture and routing resources of each LE affect the wiring success ratio greatly. In this paper, we examine several routing architectures to improve the routability. | |
| キーワード | （和） | ビアプログラマブルロジック / 専用CADシステム / 配線混雑 / 配線アーキテクチャ / / / / |
| （英） | Via-programmable logic / Dedicated CAD system / Wire congestion / Routing architecture / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 462, VLD2009-107, pp. 49-54, 2010年3月. | |
| 資料番号 | VLD2009-107 | |
| 発行日 | 2010-03-03 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-107 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2010-03-10 - 2010-03-12 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討 |
| サブタイトル（和） | |
| タイトル（英） | Study of Via Programmable Logic Device VPEX for wiring architecture and Logic Array Block |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブルロジック / Via-programmable logic |
| キーワード(2)（和/英） | 専用CADシステム / Dedicated CAD system |
| キーワード(3)（和/英） | 配線混雑 / Wire congestion |
| キーワード(4)（和/英） | 配線アーキテクチャ / Routing architecture |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 山田 翔太 / Shouta Yamada / ヤマダ ショウタ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 國生 雄一 / Yuuichi Kokushou / コクショウ ユウイチ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 西本 智広 / Tomohiro Nishimoto / ニシモト トモヒロ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 吉田 直之 / Naoyuki Yoshida / ヨシダ ナオユキ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 堀 遼平 / Ryohei Hori / ホリ リョウヘイ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 松本 直樹 / Naoki Matsumoto / マツモト ナオキ |
| 第6著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第7著者 氏名（和/英/ヨミ） | 北森 達也 / Tatsuya Kitamori / キタモリ タツヤ |
| 第7著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第8著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ |
| 第8著者 所属（和/英） | 名城大学 (略称： 名城大) Meijou University (略称： Meijou Univ.) |
| 第9著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第9著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-03-11 10:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-107 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.462 |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2010-03-03 (VLD) |
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