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| 講演名 | 2010-01-28 14:00 ［招待講演］超並列マルチコアGPUを用いた高速演算処理の実用化 ～ 512個の32/64-bitプロセッサ・コアを1チップに集積したGPUの数値演算処理への応用 ～ ○馬路 徹（エヌビディア・ジャパン）  ICD2009-108 エレソ技報アーカイブへのリンク：ICD2009-108 |
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| 抄録 | （和） | PC/WS等に使用されるグラフィックスチップは、描画アルゴリズムの急速な進歩に対応するため、汎用の並列マルチコアGPUとなった。また必要な描画性能に対応するために、そのコア数は数百にも及ぶ。この計算資源をコンピュテーションの分野にも適応するためにNVIDIAは2006年にCUDAというSW/HWアーキテクチャを開発した。これにより、処理対象を階層的にスレッド記述するだけでHWが各コアに最適なスレッド割付を行い、効率良く超並列処理が実行できる。最新のGPU製品の単精度浮動小数点ピーク性能は1TFLOPSを超え、一昔前のスーパーコンピュータの性能をより身近なものとした。本論文では昨年末に発表された最新のFermiアーキテクチャをも含めて最新のGPUコンピューティング技術をご報告させていただく。 |
| （英） | To meet the rapid evolution of rendering algorithm, PC/WS GPU has been implemented as a general-purpose multi-core GPU. Moreover, to meet the growing rendering performance requirement, the number of cores has been increased to the order of hundreds. To utilize this massive computational resource to computation applications, NVIDIA has developed a SW/HW architecture CUDA in 2006. By a hierarchical thread definition of the subject, HW can properly allocate threads to the cores making an efficient use of the massive-parallel processors. Peak single-precision floating-point performance of the latest GPU is exceeding 1-TFLOPS. This makes it easy to offer that level of performance in the daily life, that once could just achieved by Supercomputers. In this paper, the latest Fermi GPU architecture announced in late 2009 will also be described. | |
| キーワード | （和） | マルチコア / 超並列 / メニー コア / GPU / GPGPU / GPU コンピューティング / CUDA / フェルミ |
| （英） | Multi Core / Massive Parallel / Many Cores / GPU / GPGPU / GPU Computing / CUDA / Fermi | |
| 文献情報 | 信学技報, vol. 109, no. 405, ICD2009-108, pp. 39-44, 2010年1月. | |
| 資料番号 | ICD2009-108 | |
| 発行日 | 2010-01-21 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2009-108 エレソ技報アーカイブへのリンク：ICD2009-108 |
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| 研究会情報 | |
| 研究会 | ICD IPSJ-ARC IPSJ-EMB |
| 開催期間 | 2010-01-28 - 2010-01-29 |
| 開催地（和） | 東芝本社 |
| 開催地（英） | T.B.D. |
| テーマ（和） | システムLSIアーキテクチャと組込みシステム ～プロセッサ、メモリ、システムLSI、画像処理および関連するソフトウエア～ |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2010-01-ICD-ARC-EMB |
| 本文の言語 | 日本語 |
| タイトル（和） | 超並列マルチコアGPUを用いた高速演算処理の実用化 |
| サブタイトル（和） | 512個の32/64-bitプロセッサ・コアを1チップに集積したGPUの数値演算処理への応用 |
| タイトル（英） | Realization of High Performance Computing using Massive-parallel Multi-core GPU |
| サブタイトル（英） | Computational Application of 512 32/64-bit processor cores integrated in a single-chip GPU |
| キーワード(1)（和/英） | マルチコア / Multi Core |
| キーワード(2)（和/英） | 超並列 / Massive Parallel |
| キーワード(3)（和/英） | メニー コア / Many Cores |
| キーワード(4)（和/英） | GPU / GPU |
| キーワード(5)（和/英） | GPGPU / GPGPU |
| キーワード(6)（和/英） | GPU コンピューティング / GPU Computing |
| キーワード(7)（和/英） | CUDA / CUDA |
| キーワード(8)（和/英） | フェルミ / Fermi |
| 第1著者 氏名（和/英/ヨミ） | 馬路 徹 / Toru Baji / バジ トオル |
| 第1著者 所属（和/英） | エヌビディア・ジャパン (略称： エヌビディア・ジャパン) NVIDIA Japan (略称： NV-Japan) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-01-28 14:00:00 |
| 発表時間 | 45分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2009-108 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.405 |
| ページ範囲 | pp.39-44 |
| ページ数 | 6 |
| 発行日 | 2010-01-21 (ICD) |
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