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講演抄録/キーワード
講演名 2009-12-15 15:10
冗長アルゴリズム逐次比較近似ADCでのコンパレータ・オフセットのデジタル補正技術
小川智彦群馬大)・松浦達治ルネサステクノロジ)・小林春夫高井伸和群馬大)・堀田正生傘 昊東京都市大エレソ技報アーカイブへのリンク:ICD2009-101
抄録 (和) この論文では, 冗長アルゴリズムを用いることで逐次比較近似(SAR) ADC の低消費電力化を実現できる方式を提案する. そこではデジタル誤差補正を行うことでアナログ校正が不要になる.
(1) 冗長アルゴリズムSAR ADC で2 つのダイナミック・コンパレータをもち, 逐次比較のステップの前半で低消費電力・高ノイズ,後半で高消費電力・低ノイズのコンパレータを用いる. 前半でのステップでのノイズによるコンパレー
タ誤判定, 2つのコンパレータのオフセット・ミスマッチ間の影響は冗長アルゴリズムによるデジタル演算で補正できる. 通常のSAR ADC の全てのステップで高消費電力・低ノイズのコンパレータを使用する場合に比べて低消費電力化が図れる.
(2) 低消費電力化が図れる電荷共有2進SAR ADC では, コンパレータのオフセットによりADC 全体の線形性が劣化する. ここでは冗長アルゴリズムSAR ADC を用いることでこのオフセットの影響がデジタル補正できることを示す(オフセットのアナログ校正は必要ない).
(3) また(1), (2) を組み合わせて, ダイナミック・コンパレータ2個で電荷共有SAR ADC を冗長アルゴリズムを用いて実現することで, さらに低消費電力化する. 
(英) This paper describes techniques for creating a low-power SAR ADC with an error-correcting non-binary successive approximation algorithm:
(1) We propose a non-binary SAR ADC with two dynamic comparators; a low-power high-noise comparator for the first conversion stages, and a second comparator with lower noise but higher power consumption for the last stages. Comparator decision errors -- due to the high noise of the first conversion stages, and offset mismatch between the two comparators -- are digitally corrected by the error-correcting
non-binary successive approximation algorithm.
(2) For realizing low power consumption, a charge-sharing SAR ADC using a binary successive approximation algorithm would be attractive.
However the comparator offset in the ADC degrades the ADC linearity, and this offset is usually calibrated by an analog method. Here we propose a charge-sharing SAR ADC with an error-correcting non-binary algorithm, and with digital correction of comparator offset, so that analog calibration is not required.
(3) We also propose a non-binary charge-sharing SAR ADC with two dynamic comparators, which is the combination of (1) and (2). This makes further low power implementation possible without analog calibration.
キーワード (和) 逐次比較近似ADC / 比較器 / 低消費電力 / 冗長アルゴリズム / デジタル・アシスト・アナログ技術 / / /  
(英) SAR ADC / Comparator / Low Power / Redundancy / Digitally-Assisted Analog Technology / / /  
文献情報 信学技報, vol. 109, no. 336, ICD2009-101, pp. 139-144, 2009年12月.
資料番号 ICD2009-101 
発行日 2009-12-07 (ICD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

研究会情報
研究会 ICD  
開催期間 2009-12-14 - 2009-12-15 
開催地(和) 静岡大学(浜松) 
開催地(英) Shizuoka University (Hamamatsu) 
テーマ(和) 若手研究会 
テーマ(英)  
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2009-12-ICD 
本文の言語 日本語 
タイトル(和) 冗長アルゴリズム逐次比較近似ADCでのコンパレータ・オフセットのデジタル補正技術 
サブタイトル(和)
タイトル(英) Non-binary SAR ADC with Digital Compensation of Comparator Offset Effect 
サブタイトル(英)
キーワード(1)(和/英) 逐次比較近似ADC / SAR ADC  
キーワード(2)(和/英) 比較器 / Comparator  
キーワード(3)(和/英) 低消費電力 / Low Power  
キーワード(4)(和/英) 冗長アルゴリズム / Redundancy  
キーワード(5)(和/英) デジタル・アシスト・アナログ技術 / Digitally-Assisted Analog Technology  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 小川 智彦 / Tomohiko Ogawa / オガワ トモヒコ
第1著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
第2著者 氏名(和/英/ヨミ) 松浦 達治 / Tatsuji Mtsuura / マツウラ タツジ
第2著者 所属(和/英) ルネサステクノロジ (略称: ルネサステクノロジ)
Renesas Technology (略称: Renesas)
第3著者 氏名(和/英/ヨミ) 小林 春夫 / Haruo Kobayashi / コバヤシ ハルオ
第3著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
第4著者 氏名(和/英/ヨミ) 高井 伸和 / Nobukazu Takai / タカイ ノブカズ
第4著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
第5著者 氏名(和/英/ヨミ) 堀田 正生 / Masao Hotta / ホッタ マサオ
第5著者 所属(和/英) 東京都市大学 (略称: 東京都市大)
Tokyo City University (略称: Tokyo City Univ)
第6著者 氏名(和/英/ヨミ) 傘 昊 / Hao San / サン コウ
第6著者 所属(和/英) 東京都市大学 (略称: 東京都市大)
Tokyo City University (略称: Tokyo City Univ)
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講演者
発表日時 2009-12-15 15:10:00 
発表時間 25 
申込先研究会 ICD 
資料番号 IEICE-ICD2009-101 
巻番号(vol) IEICE-109 
号番号(no) no.336 
ページ範囲 pp.139-144 
ページ数 IEICE-6 
発行日 IEICE-ICD-2009-12-07 


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