講演抄録/キーワード |
講演名 |
2009-12-04 15:00
オペランドの和を用いた並列乗算器の消費エネルギー評価 ○川島裕崇・高木直史(名大) VLD2009-66 DC2009-53 |
抄録 |
(和) |
以前提案したオペランドの和を用いた乗算器の消費エネルギーについて評価を行う.
オペランドの和を用いた部分積生成法を用いると,効率的に部分積の総ビット数を削減でき,既存の乗算器よりも少ない素子数で乗算器を構成できる.
動的消費エネルギーを削減するには,信号遷移の少ない回路を構成することが重要であり,回路を構成する素子数を削減することは信号遷移の総数を削減する方法のひとつである.
一方,これまでの研究から,並列乗算器では消費エネルギーは素子数だけでなく回路の構成に大きく依存することがわかってきた.
本稿では,素子数の少ない乗算器の消費エネルギーを評価することで,素子数の削減による動的消費エネルギーの削減効果について調べる.
シミュレーションによって消費エネルギーを評価したところ,
素子数の少ないオペランドの和を利用した乗算器よりも,素子数の多い通常のWallace乗算器の消費エネルギーが少なくなることを確認した.
この結果より,
素子数の削減は,必ずしも動的消費エネルギーの削減につながらないことが分かった. |
(英) |
We evaluate dynamic energy consumption of multipliers using the sum of operands we have proposed before.
The multipliers using sum of operands reduce the number of partial product bits efficiently, and are designed in the smaller number of circuit elements than existing multipliers.
The dynamic energy consumption can be reduced by reducing the number of signal transitions.
Reducing the number of circuit elements is one of the method of reducing the signal transitions.
On the other hand, our previous work shows that energy consumption on the parallel multipliers depends on not only the number of circuit elements but also circuit construction.
We evaluate energy consumption of the multipliers composed of the smaller number of circuit elements, and show how reducing the circuit elements effects reducing the dynamic energy consumption.
Simulation results show that the energy consumption of the Wallace multipliers is less than the multipliers using the sum of operands.
It is shown that reducing the number of circuit elements does not necessarily lead to reducing the dynamic energy consumption. |
キーワード |
(和) |
乗算器 / 消費エネルギー / 素子数 / / / / / |
(英) |
paralle multiplier / energy consumption / the number of circuit elements / / / / / |
文献情報 |
信学技報, vol. 109, no. 315, VLD2009-66, pp. 173-178, 2009年12月. |
資料番号 |
VLD2009-66 |
発行日 |
2009-11-25 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2009-66 DC2009-53 |
研究会情報 |
研究会 |
VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
開催期間 |
2009-12-02 - 2009-12-04 |
開催地(和) |
高知市文化プラザ |
開催地(英) |
Kochi City Culture-Plaza |
テーマ(和) |
デザインガイア2009 ―VLSI設計の新しい大地― |
テーマ(英) |
Design Gaia 2009 ―New Field of VLSI Design― |
講演論文情報の詳細 |
申込み研究会 |
VLD |
会議コード |
2009-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
本文の言語 |
日本語 |
タイトル(和) |
オペランドの和を用いた並列乗算器の消費エネルギー評価 |
サブタイトル(和) |
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タイトル(英) |
Evaluation of Energy Consumption on Multipliers Using the Sum of Operands |
サブタイトル(英) |
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キーワード(1)(和/英) |
乗算器 / paralle multiplier |
キーワード(2)(和/英) |
消費エネルギー / energy consumption |
キーワード(3)(和/英) |
素子数 / the number of circuit elements |
キーワード(4)(和/英) |
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キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
川島 裕崇 / Hirotaka Kawashima / カワシマ ヒロタカ |
第1著者 所属(和/英) |
名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.) |
第2著者 氏名(和/英/ヨミ) |
高木 直史 / Naofumi Takagi / タカギ ナオフミ |
第2著者 所属(和/英) |
名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.) |
第3著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2009-12-04 15:00:00 |
発表時間 |
20分 |
申込先研究会 |
VLD |
資料番号 |
VLD2009-66, DC2009-53 |
巻番号(vol) |
vol.109 |
号番号(no) |
no.315(VLD), no.316(DC) |
ページ範囲 |
pp.173-178 |
ページ数 |
6 |
発行日 |
2009-11-25 (VLD, DC) |