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| 講演抄録／キーワード | ||
| 講演名 | 2009-12-04 10:00 クロストークによる遅延変動を考慮した論理シミュレーション ○小林政幸・仙頭 航・豊永昌彦・村岡道明（高知大）  VLD2009-58 DC2009-45 |
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| 抄録 | （和） | 本研究では，微細化に伴い問題となっているクロストークにより変動した遅延時間を動的に解析し，論理シミュレーションにバックアノテーションすることにより，タイミングエラー箇所の検出を可能とする手法を提案する．本手法に乗算器とCPUに適用し評価したところ，隣接配線箇所のうち実際にクロストークが生じるのは4割以下であるが，タイミングエラーを生じさせるクロストーク箇所は1割以下であることが判明した．本手法を適用すると従来に比較して配線修正箇所がきわめて少なくなり，高性能回路の性能を最大限に引き出すことが可能であると考えられる． |
| （英） | In this paper, a method which detects timing error points by using the logic simulation with back annotation of delay time variation by crosstalk is proposed. As an experiment, this method was applied to evaluate a multiplier and a CPU, and the result was that the rate of crosstalk points in the circuit was less than 40 %, and the rate of crosstalk points which generate timing errors was less than 10 %. This method reduces the correction points of wire by comparison to the conventional method, and will be able to accelerate the frequency of high performance circuits. | |
| キーワード | （和） | クロストーク / 論理シミュレーション / 回路設計 / EDA / CAD / / / |
| （英） | Crosstalk / Logic Simulation / Circuit Design / EDA / CAD / / / | |
| 文献情報 | 信学技報, vol. 109, no. 315, VLD2009-58, pp. 119-124, 2009年12月. | |
| 資料番号 | VLD2009-58 | |
| 発行日 | 2009-11-25 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-58 DC2009-45 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2009-12-02 - 2009-12-04 |
| 開催地（和） | 高知市文化プラザ |
| 開催地（英） | Kochi City Culture-Plaza |
| テーマ（和） | デザインガイア2009 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2009 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | クロストークによる遅延変動を考慮した論理シミュレーション |
| サブタイトル（和） | |
| タイトル（英） | A Logic Simulation Method with Consideration of Delay Time Variation by Crosstalk |
| サブタイトル（英） | |
| キーワード(1)（和/英） | クロストーク / Crosstalk |
| キーワード(2)（和/英） | 論理シミュレーション / Logic Simulation |
| キーワード(3)（和/英） | 回路設計 / Circuit Design |
| キーワード(4)（和/英） | EDA / EDA |
| キーワード(5)（和/英） | CAD / CAD |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 小林 政幸 / Masayuki Kobayashi / コバヤシ マサユキ |
| 第1著者 所属（和/英） | 高知大学 (略称： 高知大) Kochi University (略称： Kochi Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 仙頭 航 / Wataru Sento / セントウ ワタル |
| 第2著者 所属（和/英） | 高知大学 (略称： 高知大) Kochi University (略称： Kochi Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 豊永 昌彦 / Masahiko Toyonaga / トヨナガ マサヒコ |
| 第3著者 所属（和/英） | 高知大学 (略称： 高知大) Kochi University (略称： Kochi Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 村岡 道明 / Michiaki Muraoka / ムラオカ ミチアキ |
| 第4著者 所属（和/英） | 高知大学 (略称： 高知大) Kochi University (略称： Kochi Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-12-04 10:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-58, DC2009-45 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.315(VLD), no.316(DC) |
| ページ範囲 | pp.119-124 |
| ページ数 | 6 |
| 発行日 | 2009-11-25 (VLD, DC) |
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