講演抄録/キーワード |
講演名 |
2009-12-02 10:40
GALSシステムにおける非同期バスのFPGAによる実装 ○堀 武宏・中村次男・冬爪成人・笠原 宏・田中照夫(東京電機大) CPM2009-135 ICD2009-64 エレソ技報アーカイブへのリンク:CPM2009-135 ICD2009-64 |
抄録 |
(和) |
非同期式回路では同期式回路で課題となっている消費電力やノイズの抑制・高速処理およびクロックスキューなどの諸問題を解決することができるが、その性質上、一対一の場合のみ、かつ一方向にしかデータを転送できない。そこで、同期式回路における双方向の同時通報機能を模した、非同期式回路におけるバス方式を提案する。また、同期式・非同期式の回路が混在するGALSのネットワークにも対応できるように設計した。これにより、既存の同期式による設計資産も利用可能で、省電力・高速・低ノイズで安定したチップ内ネットワーク(NoC)を実現することができる。今回、FPGA上で回路を試作し動作を確認したので報告する。 |
(英) |
Although asynchronous circuit can solve problems of power consumption, speed, noise, and clockskew, the transmission is possible only for 1 to 1 communication and uni-directional. The paper suggests a bus method in the asynchronous circuit with the imitated broadcast function used in the synchronous circuit. It is also designed to be able to cope with the GALS network where synchronous and asynchronous circuits are coexisted. As a result, low-power, high-speed, low noise and stable “network on chip(NoC)” is accomplished where the existing design resources are reusable. We report the circuit implemented on FPGA and its confirmed stable operation. |
キーワード |
(和) |
NoC / GALS / 非同期式回路 / バスアーキテクチャ / オンチップバス / / / |
(英) |
NoC / GALS / Asynchronous Circuit / Bus Architecture / On Chip Bus / / / |
文献情報 |
信学技報, vol. 109, no. 318, ICD2009-64, pp. 7-12, 2009年12月. |
資料番号 |
ICD2009-64 |
発行日 |
2009-11-25 (CPM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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