講演抄録/キーワード |
講演名 |
2009-08-04 18:30
タイミング制約を緩和するクロッキング方式の予備評価 ○喜多貴信(東大)・樽井 翔(日立)・塩谷亮太(東大/学振)・五島正裕・坂井修一(東大) CPSY2009-20 |
抄録 |
(和) |
半導体プロセスが微細化するにつれて,ばらつきの問題が深刻化してきている.従来のワーストケース設計ではこの問題に対処することは難しくなりつつあり,今後の半導体産業の発展には,ばらつきを吸収する回路技術が不可欠であると考えられている.本研究では,クリティカル・パスとショート・パスにそれぞれ異なるラッチ制御を行うことにより,タイミング制約の緩和を図る.2相ラッチと比べて1.5倍もタイミング制約が緩和されたことにより,ばらつき耐性向上のみならず,大幅な高クロック化や低電圧化が可能となる. |
(英) |
The feature size of LSI is getting smaller year by year, increasing random variation between the elements. These days, the problem of the variation imposes too severe timing constrains to design circuit with enough timing margin. To overcome this problem, this paper proposes a clocking scheme with relaxed timing constrains. Our method separates logic paths into two kinds of paths, short path and critical path. The circuits will be allowed up to 1.5 clock cycle delay per stage, while existing method, two phase latch allows 1 clock cycle delay per stage. Timing margin produced by proposed method enables lower energy consumption and higher clock frequency. |
キーワード |
(和) |
タイミング制約 / クロッキング方式 / 2相ラッチ / タイミング・フォールト / タイム・ボローイング / ショート・パス / クリティカル・パス / |
(英) |
timing constraints / clocking scheme / two-phase latch / timing fault / time borrowing / short path / critical path / |
文献情報 |
信学技報, vol. 109, no. 168, CPSY2009-20, pp. 61-66, 2009年8月. |
資料番号 |
CPSY2009-20 |
発行日 |
2009-07-28 (CPSY) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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CPSY2009-20 |