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| 講演抄録／キーワード | ||
| 講演名 | 2009-06-19 10:45 SoC向けMBISTにおける歩留りと面積のトレードオフに関する一考察 ○新井雅之・遠藤辰朗・岩崎一彦（首都大東京）・中尾教伸・鈴木 巌（ルネサステクノロジ）  DC2009-11 |
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| 抄録 | （和） | 本研究では，メモリBIST回路の面積削減手法，および歩留りと面積を考慮したSRAMへの冗長割り当てアルゴリズムの有効性について評価する．まず，与えられたメモリセルフェール率に対する良品1チップあたりの面積を解析的に導出する．次に，良品1チップあたりの面積の最小化を目的として，各SRAMモジュールに対してスペア行を付加するか否かを決定するヒューリスティックアルゴリズムについて示す．また，ハードウェアオーバヘッドの削減のため，メモリBIST中の比較器においてエンコーダによって結果を圧縮する手法について示す．1000個以上のSRAMモジュールを持つベンチマーク回路に対して本手法を適用し，面積，歩留り，および良品1チップあたりの面積の観点から評価を行う．実験結果では，ヒューリスティックアルゴリズムおよびエンコーダ型比較器の適用によって，良品1チップあたりの面積が従来の構成より0.7％削減された． |
| （英） | In this study we evaluate the effectiveness of hardware overhead reduction of memory BIST and spare assignment algorithm. For a given memory cell fail rate, we theoretically analyze the area per a good die of an SoC with multiple SRAMs. We then propose the heuristic algorithm which determine whether each SRAM has the redundant row or not so that the area per a good die is minimized. We further propose the encoder-based comparator with small hardware overhead. With the memory benchmark SoCs which have more than 1000 SRAMs, the proposed comparator with heuristic algorithm is evaluated under several scenarios. The result shows that the overhead of encoder-based comparator is about the half of the conventional one, and combined with the heuristic algorithm it can reduce the total SoC area per a good die by 0.7%. | |
| キーワード | （和） | 組込みSRAM / MBIST / BISR / 良品1チップあたりの面積 / / / / |
| （英） | embedded SRAM / MBIST / BISR / area per a good die / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 95, DC2009-11, pp. 7-12, 2009年6月. | |
| 資料番号 | DC2009-11 | |
| 発行日 | 2009-06-12 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2009-11 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2009-06-19 - 2009-06-19 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 設計／テスト／検証 |
| テーマ（英） | Design, Test, Verification |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2009-06-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | SoC向けMBISTにおける歩留りと面積のトレードオフに関する一考察 |
| サブタイトル（和） | |
| タイトル（英） | Note on Yield and Area Trade-offs for MBIST in SoC |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 組込みSRAM / embedded SRAM |
| キーワード(2)（和/英） | MBIST / MBIST |
| キーワード(3)（和/英） | BISR / BISR |
| キーワード(4)（和/英） | 良品1チップあたりの面積 / area per a good die |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 新井 雅之 / Masayuki Arai / アライ マサユキ |
| 第1著者 所属（和/英） | 首都大学東京 (略称： 首都大東京) Tokyo Metropolitan University (略称： Tokyo Metro. Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 遠藤 辰朗 / Tatsuro Endo / エンドウ タツロウ |
| 第2著者 所属（和/英） | 首都大学東京 (略称： 首都大東京) Tokyo Metropolitan University (略称： Tokyo Metro. Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 岩崎 一彦 / Kazuhiko Iwasaki / イワサキ カズヒコ |
| 第3著者 所属（和/英） | 首都大学東京 (略称： 首都大東京) Tokyo Metropolitan University (略称： Tokyo Metro. Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 中尾 教伸 / Michinobu Nakao / ナカオ ミチノブ |
| 第4著者 所属（和/英） | (株)ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas Tech Corp.) |
| 第5著者 氏名（和/英/ヨミ） | 鈴木 巌 / Iwao Suzuki / スズキ イワオ |
| 第5著者 所属（和/英） | (株)ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas Tech Corp.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-06-19 10:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2009-11 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.95 |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2009-06-12 (DC) |
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