講演抄録/キーワード |
講演名 |
2009-06-12 10:20
SiO2細線埋込InP系HBTにおけるCBr4を使ったIn-situエッチング ○武部直明・山下浩明・高橋新之助・齋藤尚史・小林 嵩・宮本恭幸・古屋一仁(東工大) ED2009-46 エレソ技報アーカイブへのリンク:ED2009-46 |
抄録 |
(和) |
ヘテロ接合バイポーラトランジスタ(HBT)の高速化にとって、ベースコレクタ間容量$C_{\{BC}}$の削減は重要である。我々は$C_{\{BC}}$を削減するために、コレクタにSiO_2を埋め込んだSiO_2細線埋込HBT(BG-HBT)を提案している。コレクタに低誘電率のSiO_2を埋め込むことで$C_{\{BC}}$が削減され最大発振周波数が向上する。等価回路解析の結果、BG-HBTにおいて細線より上のコレクタ層厚を削減することが性能向上につながることがわかった。本研究では、細線埋込プロセスにCBr_4を使ったInPのin-situエッチングを導入し、細線上コレクタ厚の削減を試みた。幅200nm,厚さ100nmの細線埋め込みにおいて、エッチング面を平坦に保ったまま、細線上コレクタ厚を従来の1/4以下に削減することに成功した。エッチングによるInPへのC-ドーピングが、デバイス作製上影響がないことを確認した。 |
(英) |
In order to obtain high-speed InP heterojunction bipolar transistors (HBTs), it is necessary to reduce the base-collector capacitance ($C_{\{BC}}$) under the base electrode. Thus we proposed buried glass heterojunction bipolar transistor (BG-HBT) which had SiO_2 wires in the collector. By SiO_2 wires buried in the InP collector layer, we can obtain reduced $C_{\{BC}}$ because of its low dielectric constant. From equivalent circuit analysis, reduction of InP thickness over buried SiO_2 ($T_{\{top}}$) enhance the performance of BG-HBT. To realize such structure, we introduced in-situ etching of InP layer by introduction of CBr_4 after SiO_2 buried growth. Ttop was reduced to 1/4 by in-situ etching with the flat InP surface. We confirmed that C-doping by etching has no effect on fabrication of a BG-HBT by SIMS analysis. |
キーワード |
(和) |
ヘテロ接合バイポーラトランジスタ / InP / MOVPE / SiO2細線 / CBr4 / / / |
(英) |
heterojunction bipolar transistor / InP / MOVPE / SiO2 wire / CBr4 / / / |
文献情報 |
信学技報, vol. 109, no. 81, ED2009-46, pp. 51-55, 2009年6月. |
資料番号 |
ED2009-46 |
発行日 |
2009-06-04 (ED) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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