講演抄録/キーワード |
講演名 |
2009-05-15 09:30
三重冗長ソフトコアプロセッサにおける同期復旧処理の一検討 ○一ノ宮佳裕・田上士郎・藪田敏生・尼崎太樹・久我守弘・末吉敏則(熊本大) RECONF2009-9 |
抄録 |
(和) |
SRAM 型FPGAs(Field Programmable Gate Arrays)は,再構成可能という特徴を持つ反面,放射線などにより誤動作を引き起こす恐れがある.組み合わせ回路の場合,TMR(Triple Modular Redundancy)と部分再構成を用いることで高信頼化が可能である.しかし順序回路の場合,内部ステートを含むため再構成後に内部情報の復旧が必要である.本稿では,プロセッサのTMR 化と部分再構成を用いた上で,内部情報の同期復旧処理を提案した.その結果,ベースシステムと比較して回路規模は約6倍となったが,8$\mu s$でエラーから復旧することを可能にした. |
(英) |
This paper presents a technique for ensuring reliable softcore processor implemented on SRAM-based Field Programmable Gate Arrays (FPGAs). Although FPGA is easy to be attacked by Single Event Upsets (SEUs), it can clear these errors due to its reconfigurability. In the case of combinational circuit, Triple Modular Redundancy (TMR) with the dynamic partial reconfiguration (DPR) assure its reliability. But these techniques don't assure reliability of the sequential circuit, because processing states are cleared by reconfiguration. So, we propose the synchronization technique after DPR using a interrupt process. Proposed system accomplish synchronization process only 8$\mu s$ time overhead. |
キーワード |
(和) |
FPGA / 三重冗長化 / 部分再構成 / 高信頼化 / SEU / 同期処理 / / |
(英) |
FPGA / TMR / Partial Reconfiguration / reliability / SEU / synchronization process / / |
文献情報 |
信学技報, vol. 109, no. 26, RECONF2009-9, pp. 49-54, 2009年5月. |
資料番号 |
RECONF2009-9 |
発行日 |
2009-05-07 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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RECONF2009-9 |