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講演抄録/キーワード
講演名 2009-03-12 09:15
ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討
川原崎正英西本智広國生雄一北村一真山田翔太立命館大)・吉川雅弥名城大)・藤野 毅立命館大
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抄録 (和) 我々は,複合EXOR論理ゲートとインバータにより構成される基本論理素子( LE: Logic element )を用いたビアプログラマブルデバイスVPEXの研究を行ってきた.VPEXは,LE内部の第1ビア層のレイアウトを変更することにより,すべての2入力論理を含む12種類の論理を出力することができ,LE間の配線を第3ビア層でプログラムすることで,様々な組み合わせ論理回路を構成することができる.また,複数のLEを用いてレジスタ(DFF)を構成できるため,順序回路にも対応することができる.今回はVPEXアーキテクチャを用いて設計した小規模回路を搭載したテストチップを試作し,各論理の動作確認を行った.また,LE内部の論理ゲートを改良することで,回路面積削減を実現できた.回路実装検証の一例としてVPEXを用いてDES暗号回路を実装し,スタンダードセルを用いた場合との面積比較を行った. 
(英) We have been studied the via-programmable-device VPEX (Via Programmable logic using EXclusive or array) whose logic element consists of the combination of complex-gate-type EXOR gate and Inverter. 12 kinds of logic functions including all two-input and one-output functions can be programmed by changing via-1 layout. Various kinds of combination logics are configured by changing via-3 layout which controls the connection between LEs. Register (DFF: D Flip Flops) can be realized by using some LEs, so sequential-logic is also programmed in the LE array. In this study, we have designed the test chip which has small-scale circuits using VPEX architecture, and check the operation of each logic functions. We improved the elements of LE and realized the decrease of circuit area. As an example of circuit implementation, we applied VPEX architecture to DES encryption circuit, and evaluated the chip area of VPEX compared to that of Standard Cells.
キーワード (和) ビアプログラマブルロジック / 電子ビーム描画 / Exclusive-OR / DES暗号回路 / / / /  
(英) Via-programmable-logic / EB direct writing / Exclusive-OR / DES encryption / / / /  
文献情報 信学技報, vol. 108, no. 478, VLD2008-139, pp. 77-82, 2009年3月.
資料番号 VLD2008-139 
発行日 2009-03-04 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD  
開催期間 2009-03-11 - 2009-03-13 
開催地(和) 沖縄県男女共同参画センター 
開催地(英)  
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英) Design Technology for a System-on-Silicon 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2009-03-VLD 
本文の言語 日本語 
タイトル(和) ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討 
サブタイトル(和)  
タイトル(英) Chip evaluation and implimentation of DES encryption using via-programmable-device VPEX 
サブタイトル(英)  
キーワード(1)(和/英) ビアプログラマブルロジック / Via-programmable-logic  
キーワード(2)(和/英) 電子ビーム描画 / EB direct writing  
キーワード(3)(和/英) Exclusive-OR / Exclusive-OR  
キーワード(4)(和/英) DES暗号回路 / DES encryption  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 川原崎 正英 / Masahide Kawarasaki / カワラサキ マサヒデ
第1著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第2著者 氏名(和/英/ヨミ) 西本 智広 / Tomohiro Nishimoto / ニシモト タロウ
第2著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第3著者 氏名(和/英/ヨミ) 國生 雄一 / Yuuichi Kokushou / コクショウ ユウイチ
第3著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第4著者 氏名(和/英/ヨミ) 北村 一真 / Kazuma Kitamura / キタムラ カズマ
第4著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第5著者 氏名(和/英/ヨミ) 山田 翔太 / Shouta Yamada / ヤマダ ショウタ
第5著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
第6著者 氏名(和/英/ヨミ) 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ
第6著者 所属(和/英) 名城大学 (略称: 名城大)
Meijyou University (略称: Meijyou Univ.)
第7著者 氏名(和/英/ヨミ) 藤野 毅 / Takeshi Fujino / フジノ タケシ
第7著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
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講演者
発表日時 2009-03-12 09:15:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2008-139 
巻番号(vol) IEICE-108 
号番号(no) no.478 
ページ範囲 pp.77-82 
ページ数 IEICE-6 
発行日 IEICE-VLD-2009-03-04 


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