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講演抄録/キーワード
講演名 2009-03-12 17:05
H.264/AVCにおけるAll-Zeroブロック検出および生成ビット数を予測可能なDCT・量子化アーキテクチャ
國安大樹岸田智幸宋 天島本 隆徳島大
技報オンラインサービス実施中
抄録 (和) 動画像符号化標準H.264/AVCに使用される符号化手法は,従来と比べ,多数の新規予測モードが導入された.複数の予測モードの中から最適な予測モードを選択する手法としてRDO(Rate Distortion Optimization)が用いられているが,この処理は膨大な演算量が必要になる.その中でもDCT・量子化(DQ)処理,および生成ビット数の算出処理は,多くのサイクルが必要となる.RDO処理時にDQの処理が頻繁に行われるため,全体処理サイクル数が膨大になる。本稿では,高解像度アプリケーションのリアルタイム符号化を実現するために,高速DCTアーキテクチャ,および生成ビット数を早期に予測するアーキテクチャを提案するとともに,冗長な演算を削減するために,All-Zeroブロック検出アーキテクチャを提案する.提案手法を評価し,シミュレーション結果により,画質の劣化は無いに等しく,ビットレートの増加も抑えたことが確認できた.提案アーキテクチャをFPGA(Xilinx Virtex-5)で実装した結果,ゲート数は約34Kであり,100MHz動作時に,RDO処理を含むフルHD1080p(1920x1080 30fps)のリアルタイム符号化が実現可能となった. 
(英) H.264/AVC introduced a certain numbers of novel prediction modes compared to the previous standards. Rate-Distortion Optimization(RDO) which is a method used for selecting optimal prediction mode from the candidate prediction modes, induces drastic computation complexity increasing. In particular, the transform and quantization of the H.264/AVC, namely DQ Engine in this work, with the calculation of generated bits introduced, needs many processing cycles due to frequently using for the RDO process. Therefore, there is high requirement for fast architecture of DQ engine and CAVLC in the case of real-time encoding for high definition applications. In this work, an efficient architecture for fast DQ module is proposed. Proposed architecture introduced an early detection architecture for all-zero block which can cut down the redundant process. A bit estimation architecture is also introduced into the DQ Engine to fulfill fast estimation of the generated bits. Proposed architecture are described with Verilog-HDL and implemented on FPGA(Xilinx Vertex-5) device. Proposed architecture can be implemented with only 34,352 gates. The simulation results show that the proposed method can achieve fast processing of DQ with almost no image quality loss. From the results, our architecture is possible to achieve real-time encoding for full HD resolution when operating at about 100MHz clock.
キーワード (和) RDO / DCT / CAVLC / VLSI / アーキテクチャ / / /  
(英) RDO / DCT / CAVLC / VLSI / Architecture / / /  
文献情報 信学技報, vol. 108, no. 478, VLD2008-154, pp. 165-170, 2009年3月.
資料番号 VLD2008-154 
発行日 2009-03-04 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD  
開催期間 2009-03-11 - 2009-03-13 
開催地(和) 沖縄県男女共同参画センター 
開催地(英)  
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英) Design Technology for a System-on-Silicon 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2009-03-VLD 
本文の言語 日本語 
タイトル(和) H.264/AVCにおけるAll-Zeroブロック検出および生成ビット数を予測可能なDCT・量子化アーキテクチャ 
サブタイトル(和)  
タイトル(英) Transform and Quantization Architecture with All-Zero Detection and Bit Estimation for H.264/AVC 
サブタイトル(英)  
キーワード(1)(和/英) RDO / RDO  
キーワード(2)(和/英) DCT / DCT  
キーワード(3)(和/英) CAVLC / CAVLC  
キーワード(4)(和/英) VLSI / VLSI  
キーワード(5)(和/英) アーキテクチャ / Architecture  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 國安 大樹 / Hiroki Kuniyasu / クニヤス ヒロキ
第1著者 所属(和/英) 徳島大学 (略称: 徳島大)
Tokushima University (略称: Tokushima Univ.)
第2著者 氏名(和/英/ヨミ) 岸田 智幸 / Tomoyuki Kishida / キシダ トモユキ
第2著者 所属(和/英) 徳島大学 (略称: 徳島大)
Tokushima University (略称: Tokushima Univ.)
第3著者 氏名(和/英/ヨミ) 宋 天 / Tian Song / ソウ テン
第3著者 所属(和/英) 徳島大学 (略称: 徳島大)
Tokushima University (略称: Tokushima Univ.)
第4著者 氏名(和/英/ヨミ) 島本 隆 / Takashi Shimamoto / シマモト タカシ
第4著者 所属(和/英) 徳島大学 (略称: 徳島大)
Tokushima University (略称: Tokushima Univ.)
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講演者
発表日時 2009-03-12 17:05:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2008-154 
巻番号(vol) IEICE-108 
号番号(no) no.478 
ページ範囲 pp.165-170 
ページ数 IEICE-6 
発行日 IEICE-VLD-2009-03-04 


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