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| 講演抄録／キーワード | ||
| 講演名 | 2009-03-11 16:15 クロック周期短縮のための挿入遅延量を抑えた回路への遅延挿入法 ○谷 修平・小平行秀・高橋篤司（東工大）  VLD2008-135 |
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| 抄録 | （和） | 従来のクロックの同時分配を前提とする完全同期方式の下で合成された論理回路に対し，クロック分配回路を一般同期化することで回路性能を向上させることは可能であるが，必ずしも十分な性能向上が得られるとは限らない．十分な性能向上を達成するために，一般同期方式を前提とした論理回路合成技術の開発が求められている．本研究は，理想的なクロック分配回路が合成可能であるとの前提で，与えられた論理回路に遅延挿入することで達成可能な論理回路の性能を，出来る限り小規模な修正で達成するための遅延挿入手法の開発を目的とする．本稿では，関連する整数挿入遅延量最小化問題がNP困難に属することを証明するとともに，大規模回路へ適用可能な遅延挿入法を提案し，実験でその効果を確認した． |
| （英） | In general-synchronous framework, in which the clock is distributed periodically to each register but not necessarily simultaneously, circuit performances are expected to be improved. For enough performance improvement, logic circuit synthesis method in general-synchronous framework is demanded. The purpose of this work is to develop a delay insertion method that realizes the maximum circuit performance in general synchronous framework by the minimum amount of inserted delays under the assumption that any clock schedule is realized by an deal clock distribution circuit. In this paper, we prove that the problem in which the amount of inserted delays is minimized is NP-hard. Then, we propose a new heuristic delay insertion method that can apply to large-scale circuits. In experiments, we evaluated the proposed method. |
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| キーワード | （和） | 一般同期回路 / 遅延挿入 / クロックスケジューリング / / / / / |
| （英） | General-synchronous circuits / Delay insertion / Clock scheduling / / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 478, VLD2008-135, pp. 53-58, 2009年3月. | |
| 資料番号 | VLD2008-135 | |
| 発行日 | 2009-03-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-135 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2009-03-11 - 2009-03-13 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for a System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | クロック周期短縮のための挿入遅延量を抑えた回路への遅延挿入法 |
| サブタイトル（和） | |
| タイトル（英） | A Delay Insertion Method for Clock Period Reduction with Fewer Delay Insertion in General-Synchronous Circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 一般同期回路 / General-synchronous circuits |
| キーワード(2)（和/英） | 遅延挿入 / Delay insertion |
| キーワード(3)（和/英） | クロックスケジューリング / Clock scheduling |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 谷 修平 / Shuhei Tani / タニ シュウヘイ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第3著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-03-11 16:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-135 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.53-58 |
| ページ数 | 6 |
| 発行日 | 2009-03-04 (VLD) |
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