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講演抄録/キーワード
講演名 2009-03-05 15:45
シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ
山口誠一朗石原 亨安浦寛人九大CPSY2008-91 DC2008-82
抄録 (和) 組込みプロセッサのメモリサブシステムの消費エネルギーを削減するために,プロセッサコアとL1キャッシュメモリ(以下,キャッシュメモリを単にキャッシュという)の間に小容量のL0キャッシュを配置する技術が広く利用されている.L0キャッシュは小容量であるためキャッシュヒットすれば消費エネルギーを削減できる.しかし,キャッシュミスした場合,L1キャッシュへアクセスするために最低1サイクル必要となり,プロセッサの性能低下を引き起こす.この問題を解決するため,シングルサイクルアクセス可能な二階層キャッシュ(STC: Single-cycle-accessible Two-level Cache)アーキテクチャを本稿で提案する.STCアーキテクチャでは,プロセッサコアはシングルサイクルで小容量キャッシュまたはL1キャッシュにアクセスできる.さらに,STCアーキテクチャを有効活用するコンパイル技術も本稿で提案する.ベンチマークを用いた実験では,L0キャッシュを用いたアプローチと比較して,メモリサブシステムの消費エネルギーを最大で64%,平均で41%削減できた. 
(英) A small L0-cache located between an MPU core and an L1-cache is widely used in embedded processors for reducing the energy consumption of memory subsystems. Since the L0-cache is small, if there is a hit, the energy consumption will be reduced. On the other hand, if there is a miss, at least one extra cycle is needed to access the L1-cache. This degrades the processor performance. Single-cycle-accessible Two-level Cache (STC) architecture proposed in this paper can resolve the problem in the conventional L0-cache based approach. Both a small L0 and a large L1 caches in our STC architecture can be accessed from an MPU core within a single cycle. A compilation technique for e®ectively utilizing the STC architecture is also presented in this paper. Experiments using several benchmark programs demonstrate that our approach reduces the energy consumption of memory subsystems by 64% in the best case and by 41% on an average without any performance degradation compared to the conventional L0-cache based approach.
キーワード (和) 組込みシステム / キャッシュメモリ / 消費エネルギー / / / / /  
(英) Embedded system / Cache memory / Energy consumption / / / / /  
文献情報 信学技報, vol. 108, no. 464, DC2008-82, pp. 19-24, 2009年3月.
資料番号 DC2008-82 
発行日 2009-02-26 (CPSY, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CPSY2008-91 DC2008-82

研究会情報
研究会 DC CPSY IPSJ-SLDM IPSJ-EMB  
開催期間 2009-03-05 - 2009-03-06 
開催地(和) 佐渡島開発総合センター 
開催地(英) Sado Island Integrated Development Center 
テーマ(和) 組込技術とネットワークに関するワークショップ ETNET2009 
テーマ(英) ETNET2009 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2009-03-DC 
本文の言語 日本語 
タイトル(和) シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ 
サブタイトル(和)  
タイトル(英) Single-Cycle-Accessible Two-Level Cache Architecture 
サブタイトル(英)  
キーワード(1)(和/英) 組込みシステム / Embedded system  
キーワード(2)(和/英) キャッシュメモリ / Cache memory  
キーワード(3)(和/英) 消費エネルギー / Energy consumption  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 山口 誠一朗 / Seiichiro Yamaguchi / ヤマグチ セイイチロウ
第1著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第2著者 氏名(和/英/ヨミ) 石原 亨 / Tohru Ishihara / イシハラ トオル
第2著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第3著者 氏名(和/英/ヨミ) 安浦 寛人 / Hiroto Yasuura / ヤスウラ ヒロト
第3著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
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講演者
発表日時 2009-03-05 15:45:00 
発表時間 30 
申込先研究会 DC 
資料番号 IEICE-CPSY2008-91,IEICE-DC2008-82 
巻番号(vol) IEICE-108 
号番号(no) no.463(CPSY), no.464(DC) 
ページ範囲 pp.19-24 
ページ数 IEICE-6 
発行日 IEICE-CPSY-2009-02-26,IEICE-DC-2009-02-26 


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