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講演抄録/キーワード
講演名 2009-01-30 12:20
組み込みシステム向けMPSoCのためのマルチレイヤ構造をとるバスアーキテクチャ最適化手法
吉田陽信戸川 望柳澤政生大附辰夫早大)・橘 昌良高知工科大VLD2008-115 CPSY2008-77 RECONF2008-79
抄録 (和) マルチレイヤ構造をとるバスアーキテクチャを対象とし,特定のアプリケーションに適した構成を選択するためのバスアーキテクチャ最適化手法を提案する.入力としてプロセッサシミュレータから取得したアプリケーションのトレースデータと時間制約を与え,まずメモリアクセス競合を考慮せずにトレースデータから求めたデータ転送時間によって制約を満たす可能性のある構成を限定する.その後,各構成についてメモリアクセス競合を考慮したスケジューリングをすることで,制約を満たすか否かを判定をする.この時,面積の小さい構成から大きい構成の順に探索することにより面積を最小とする構成を能率良く発見することができる.計算機実験を行った結果からマルチレイヤ構造のバスを面積が同等と考えられる共有バスと比較し,有効性を確認した.また提案する探索範囲削減手法は一般的な全探索手法と比較し,8.55倍高速に最適解を求められることを示した. 
(英) In this paper, we propose an on-chip bus optimization algorithm for a multi-layer bus architecture. Our algorithm efficiently searches for an optimal selection of the number and bit-size of buses, CPU-bus connection topology, and the priority of each CPU subject to the time constraint for given embedded applications. It is necessary to estimate the running time of applications with taking into consideration the effect of memory access conflict. Before taking into consideration the effect of memory access conflict, our approach removes configurations which violate the constraints. By reducing the design space in this way we can obtain an optimal configuration in shorter time. Our algorithm is 8.55 faster compared to the exhaustive approach.
キーワード (和) MPSoC / バスアーキテクチャ最適化 / 組み込みシステム / / / / /  
(英) MPSoC / Bus Architecture Optimization / Embedded System / / / / /  
文献情報 信学技報, vol. 108, no. 412, VLD2008-115, pp. 141-146, 2009年1月.
資料番号 VLD2008-115 
発行日 2009-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2008-115 CPSY2008-77 RECONF2008-79

研究会情報
研究会 VLD CPSY RECONF IPSJ-SLDM  
開催期間 2009-01-29 - 2009-01-30 
開催地(和) 慶応義塾大学(日吉) 
開催地(英)  
テーマ(和) FPGA応用および一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2009-01-VLD-CPSY-RECONF-SLDM 
本文の言語 日本語 
タイトル(和) 組み込みシステム向けMPSoCのためのマルチレイヤ構造をとるバスアーキテクチャ最適化手法 
サブタイトル(和)  
タイトル(英) A Multi-layer Bus Architecture Optimization Algorithm for MPSoC in Embedded Systems 
サブタイトル(英)  
キーワード(1)(和/英) MPSoC / MPSoC  
キーワード(2)(和/英) バスアーキテクチャ最適化 / Bus Architecture Optimization  
キーワード(3)(和/英) 組み込みシステム / Embedded System  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
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キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 吉田 陽信 / Harunobu Yoshida / ヨシダ ハルノブ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第5著者 氏名(和/英/ヨミ) 橘 昌良 / Masayoshi Tachibana /
第5著者 所属(和/英) 高知工科大学 (略称: 高知工科大)
Kochi University of Technology (略称: KUT)
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講演者
発表日時 2009-01-30 12:20:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2008-115,IEICE-CPSY2008-77,IEICE-RECONF2008-79 
巻番号(vol) IEICE-108 
号番号(no) no.412(VLD), no.413(CPSY), no.414(RECONF) 
ページ範囲 pp.141-146 
ページ数 IEICE-6 
発行日 IEICE-VLD-2009-01-22,IEICE-CPSY-2009-01-22,IEICE-RECONF-2009-01-22 


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