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講演抄録/キーワード
講演名 2009-01-29 09:05
Evaluation of a Multicore Reconfigurable Architecture
Vu Manh TuanHiroki MatsutaniNaohiro KatsuraHideharu AmanoKeio Univ.VLD2008-92 CPSY2008-54 RECONF2008-56
抄録 (和) A multicore reconfigurable architecture consisting of multiple small computational cores connected by an interconnection network is introduced. A comparision of a tile-based architecture and the proposed multicore architecture in terms of performance is examined. Then, an evaluation with different core sizes is implemented in order to find out how the size of cores in a homogeneous system influences on the performance and the internal fragmentation of target applications. Using real applications implemented on the proposed architecture in which cores are based on NEC Electronics' DRP-1, the evaluation result shows that the size of core is a trade-off between throughput and resource usage, and the size of two or three DRP tiles is an appropriate choice for many cases. 
(英) A multicore reconfigurable architecture consisting of multiple small computational cores connected by an interconnection network is introduced. A comparision of a tile-based architecture and the proposed multicore architecture in terms of performance is examined. Then, an evaluation with different core sizes is implemented in order to find out how the size of cores in a homogeneous system influences on the performance and the internal fragmentation of target applications. Using real applications implemented on the proposed architecture in which cores are based on NEC Electronics' DRP-1, the evaluation result shows that the size of core is a trade-off between throughput and resource usage, and the size of two or three DRP tiles is an appropriate choice for many cases.
キーワード (和) Multicore Reconfigurable Architecture / Tile-based Architecture / Core Size / Network-On-Chip / / / /  
(英) Multicore Reconfigurable Architecture / Tile-based Architecture / Core Size / Network-On-Chip / / / /  
文献情報 信学技報, vol. 108, no. 414, RECONF2008-56, pp. 7-12, 2009年1月.
資料番号 RECONF2008-56 
発行日 2009-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2008-92 CPSY2008-54 RECONF2008-56

研究会情報
研究会 VLD CPSY RECONF IPSJ-SLDM  
開催期間 2009-01-29 - 2009-01-30 
開催地(和) 慶応義塾大学(日吉) 
開催地(英)  
テーマ(和) FPGA応用および一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2009-01-VLD-CPSY-RECONF-SLDM 
本文の言語 英語 
タイトル(和)  
サブタイトル(和)  
タイトル(英) Evaluation of a Multicore Reconfigurable Architecture 
サブタイトル(英)  
キーワード(1)(和/英) Multicore Reconfigurable Architecture / Multicore Reconfigurable Architecture  
キーワード(2)(和/英) Tile-based Architecture / Tile-based Architecture  
キーワード(3)(和/英) Core Size / Core Size  
キーワード(4)(和/英) Network-On-Chip / Network-On-Chip  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) Vu Manh Tuan / Vu Manh Tuan /
第1著者 所属(和/英) Keio University (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) Hiroki Matsutani / Hiroki Matsutani /
第2著者 所属(和/英) Keio University (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) Naohiro Katsura / Naohiro Katsura /
第3著者 所属(和/英) Keio University (略称: 慶大)
Keio University (略称: Keio Univ.)
第4著者 氏名(和/英/ヨミ) Hideharu Amano / Hideharu Amano /
第4著者 所属(和/英) Keio University (略称: 慶大)
Keio University (略称: Keio Univ.)
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講演者
発表日時 2009-01-29 09:05:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-VLD2008-92,IEICE-CPSY2008-54,IEICE-RECONF2008-56 
巻番号(vol) IEICE-108 
号番号(no) no.412(VLD), no.413(CPSY), no.414(RECONF) 
ページ範囲 pp.7-12 
ページ数 IEICE-6 
発行日 IEICE-VLD-2009-01-22,IEICE-CPSY-2009-01-22,IEICE-RECONF-2009-01-22 


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