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講演抄録/キーワード
講演名 2009-01-29 17:00
フロアプランを考慮した高位合成のための高速なモジュール配置手法
佐藤 亘大智 輝戸川 望柳澤政生大附辰夫早大VLD2008-107 CPSY2008-69 RECONF2008-71
抄録 (和) 近年のLSI設計プロセスの微細化に伴い,配線遅延がゲート遅延に対し相対的に増加してきている.そのため,高位合成の段階においてフロアプランを考慮する必要がある.LSI設計プロセスの微細化の一方で,Time to marketの条件が厳しく設計に割ける時間が短くなってきているため,フロアプランを考慮した高位合成を短時間で実行することが望まれる.本稿では,高位合成とフロアプランを繰り返し実行する環境の中で,高位合成の情報を利用した高速なモジュール配置手法を提案する.本手法はイタレーションしている高位合成を対象としてスケジューリング/FUバインディング工程で得られる情報を利用した構築的手法によって高速かつモジュール間の配線遅延を考慮した配置を実行する.計算機実験によって,対象とする高位合成システムに本手法を組み込んだ場合,システム全体の実行時間を平均で98%削減した. 
(英) As device feature size decreases, interconnect delay becomes the dominating factor of total delay. Therefore it is necessary to consider a floorplan in a stage of the high-level synthesis. While device feature size decreases, a condition of the Time to Market is severe, we need to design in a short time. Therefore it is desired to execute the high-level synthesis with floorplan in a short time. In this paper, we propose a high-speed module placement algorithm that used information of the high-level synthesis for the system that execute high-level synthesis and a floorplan repeatedly. This algorithm executes the placement fast that considered interconnect delay between modules by constructive method that used information of a scheduling/FU binding process. We show effectiveness of the proposed algorithm through experimental results.
キーワード (和) 高位合成 / モジュール配置 / レジスタ分散型アーキテクチャ / モジュール間接続情報 / / / /  
(英) high level synthesis / floorplan / distributed-register architecture / conected-module infomation / / / /  
文献情報 信学技報, vol. 108, no. 412, VLD2008-107, pp. 93-98, 2009年1月.
資料番号 VLD2008-107 
発行日 2009-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2008-107 CPSY2008-69 RECONF2008-71

研究会情報
研究会 VLD CPSY RECONF IPSJ-SLDM  
開催期間 2009-01-29 - 2009-01-30 
開催地(和) 慶応義塾大学(日吉) 
開催地(英)  
テーマ(和) FPGA応用および一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2009-01-VLD-CPSY-RECONF-SLDM 
本文の言語 日本語 
タイトル(和) フロアプランを考慮した高位合成のための高速なモジュール配置手法 
サブタイトル(和)  
タイトル(英) Fast Module Placement in Floorplan-aware High-level Synthesis 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / high level synthesis  
キーワード(2)(和/英) モジュール配置 / floorplan  
キーワード(3)(和/英) レジスタ分散型アーキテクチャ / distributed-register architecture  
キーワード(4)(和/英) モジュール間接続情報 / conected-module infomation  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 佐藤 亘 / Wataru Sato / サトウ ワタル
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 大智 輝 / Akira Ohchi / オオチ アキラ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第5著者 氏名(和/英/ヨミ) 大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ
第5著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2009-01-29 17:00:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2008-107,IEICE-CPSY2008-69,IEICE-RECONF2008-71 
巻番号(vol) IEICE-108 
号番号(no) no.412(VLD), no.413(CPSY), no.414(RECONF) 
ページ範囲 pp.93-98 
ページ数 IEICE-6 
発行日 IEICE-VLD-2009-01-22,IEICE-CPSY-2009-01-22,IEICE-RECONF-2009-01-22 


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