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| 講演抄録／キーワード | ||
| 講演名 | 2009-01-22 10:00 14-bit,50MS/s,1.8V ADCを実現するビットブロック回路の検討 ○水谷慶一郎・杉本泰博（中大）  CAS2008-66 NLP2008-96 |
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| 抄録 | （和） | 高速かつ高精度のパイプライン方式ＡＤ変換器を実現するためには, 特に初段のビットブロック回路において高利得かつ広帯域のオペアンプが必要となる.しかしながら近年の微細化されたトランジスタでは素子耐圧が不足するため, 低電源電圧下において上記のオペアンプが実現されねばならないという制約が生じた. 低電源電圧で動作し高利得かつ広帯域のオペアンプは, 多段構成により実現せざるを得ないが, オペアンプに位相余裕が少ないとパイプライン方式ＡＤ変換器のビットブロック回路においては大量の帰還をかける構成でオペアンプが使用されるため, 発振の可能性が生じる. そこで今回, 低電圧動作可能なオペアンプとして３段構成アンプを用いるが, 新たな位相補償法を導入してオペアンプ回路の設計を行い, その結果, 14bit精度, 50MS/s, 1.8V動作ＡＤＣを実現するために必要な性能を持つビットブロック回路を設計できたので, ここに報告したい. |
| （英） | In a high-speed and high-precision pipelined A-D converter, an operational amplifier with high gain and high frequency bandwidth is needed especially in the first bit-block circuit. However, it becomes difficult to achieve high gain and high frequency bandwidth for such an amplifier which utilizes reduced size of transistors in recent advanced LSI process because transistor’s breakdown voltage becomes extremely low. To alleviate the discrepancy, the multi-stage approach which connects amplifier stages in series is commonly used, however, this approach does not work well when it is applied to an amplifier in a bit-block of a pipelined A-D converter because near 100 % of negative feedback is applied to the amplifier. In that case, the amplifier becomes unstable due to the lack of the phase margin. In this paper, we introduced a new phase compensation scheme for the three-stage amplifier to obtain stability, and use it as an amplifier in the bit-block of a pipelined A-D converter. The simulation shows the enough evidence for the bit-block circuit to become the one of the first bit-block of a 14-bit, 50 MS/s and 1.8 V pipelined A-D converter. | |
| キーワード | （和） | AD変換器 / オペアンプ / 位相補償 / / / / / |
| （英） | AD converter / operational amplifier / phase compensation / / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 388, CAS2008-66, pp. 19-24, 2009年1月. | |
| 資料番号 | CAS2008-66 | |
| 発行日 | 2009-01-15 (CAS, NLP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2008-66 NLP2008-96 |
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| 研究会情報 | |
| 研究会 | CAS NLP |
| 開催期間 | 2009-01-22 - 2009-01-23 |
| 開催地（和） | ホテルマリックス（宮崎） |
| 開催地（英） | |
| テーマ（和） | 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CAS |
| 会議コード | 2009-01-CAS-NLP |
| 本文の言語 | 日本語 |
| タイトル（和） | 14-bit,50MS/s,1.8V ADCを実現するビットブロック回路の検討 |
| サブタイトル（和） | |
| タイトル（英） | A study of a bit-block circuit that realizes a 14-bit, 50MS/s, and 1.8V operational ADC |
| サブタイトル（英） | |
| キーワード(1)（和/英） | AD変換器 / AD converter |
| キーワード(2)（和/英） | オペアンプ / operational amplifier |
| キーワード(3)（和/英） | 位相補償 / phase compensation |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 水谷 慶一郎 / Keiichirou Mizutani / ミズタニ ケイイチロウ |
| 第1著者 所属（和/英） | 中央大学 (略称： 中大) Chuo University (略称： Chuo Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 杉本 泰博 / Yasuhiro Sugimoto / スギモト ヤスヒロ |
| 第2著者 所属（和/英） | 中央大学 (略称： 中大) Chuo University (略称： Chuo Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-01-22 10:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CAS |
| 資料番号 | CAS2008-66, NLP2008-96 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.388(CAS), no.389(NLP) |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2009-01-15 (CAS, NLP) |
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