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| 講演抄録／キーワード | ||
| 講演名 | 2008-11-19 10:25 レジスタ分散型アーキテクチャを対象としたフロアプラン指向高位合成のためのマルチプレクサ削減手法 ○遠藤哲弥・大智 輝・戸川 望・柳澤政生・大附辰夫（早大）  VLD2008-84 DC2008-52 |
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| 抄録 | （和） | リソース共有型の高位合成において，バインディング結果として演算器やレジスタの入力側にマルチプレクサが挿入される．マルチプレクサ数の増加は回路の面積増加や性能低下の原因となるため，高位合成の段階で考慮する必要がある． 本稿では，レジスタ分散型アーキテクチャを対象としたフロアプラン指向高位合成のためのマルチプレクサ削減手法を提案する． 提案手法は，データ転送回数テーブルを利用したスケジューリング/FUバインディング手法，演算ノードの割当コントロールステップならびに割当FUの局所変更を行うFU Connect Reduction手法，モジュール間ポート再割当を行うPort Re-Assignment手法，の3手法によりマルチプレクサ数を削減する． 対象とする高位合成に提案手法を組み込む事で，平均で15.4\%のマルチプレクサ数，9.9\%の面積が削減でき有効性を確認した． |
| （英） | In high level synthesis for resource shared architecture, multiplexers are inserted between registers and functional units as a result of binding. Multiplexer reduction is necessary for area and performance of synthesized circuit. In this paper, we propose multiplexer reducting algorithms in floorplan-aware high-level synthesis for distributed-register architectures. These algorithms can reduce the number of multiplexers for conventional high-level synthesis. We show effectiveness of the proposed algorithm thorough experimental results. |
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| キーワード | （和） | マルチプレクサ / 高位合成 / レジスタ分散型アーキテクチャ / ポート再割当 / / / / |
| （英） | multiplexer / high-level synthesis / distributed-register architecture / port reassignment / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 298, VLD2008-84, pp. 145-150, 2008年11月. | |
| 資料番号 | VLD2008-84 | |
| 発行日 | 2008-11-10 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-84 DC2008-52 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2008-11-17 - 2008-11-19 |
| 開催地（和） | 北九州学術研究都市 |
| 開催地（英） | Kitakyushu Science and Research Park |
| テーマ（和） | デザインガイア2008 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2008 ―New field of VLSI design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | レジスタ分散型アーキテクチャを対象としたフロアプラン指向高位合成のためのマルチプレクサ削減手法 |
| サブタイトル（和） | |
| タイトル（英） | A Multiplexer Reducing Algorithm in Floorplan-Aware High-level Synthesis for Distributed-Register Architectures |
| サブタイトル（英） | |
| キーワード(1)（和/英） | マルチプレクサ / multiplexer |
| キーワード(2)（和/英） | 高位合成 / high-level synthesis |
| キーワード(3)（和/英） | レジスタ分散型アーキテクチャ / distributed-register architecture |
| キーワード(4)（和/英） | ポート再割当 / port reassignment |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 遠藤 哲弥 / Tetsuya Endo / エンドウ テツヤ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第2著者 氏名（和/英/ヨミ） | 大智 輝 / Akira Ohchi / オオチ アキラ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第4著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第5著者 氏名（和/英/ヨミ） | 大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ |
| 第5著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-11-19 10:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-84, DC2008-52 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.298(VLD), no.299(DC) |
| ページ範囲 | pp.145-150 |
| ページ数 | 6 |
| 発行日 | 2008-11-10 (VLD, DC) |
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