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| 講演名 | 2008-10-22 17:05 低電圧CMOSディジタル回路の特性バラツキ補償技術の構築 ○次田祐輔・上野憲一（北大）・廣瀬哲也（神戸大）・浅井哲也・雨宮好仁（北大）  ICD2008-67 エレソ技報アーカイブへのリンク：ICD2008-67 |
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| 抄録 | （和） | 低電圧CMOSディジタル回路において, しきい値電圧のバラツキは回路特性を大きく変動させる. そこで本稿では, CMOSディジタル回路の特性バラツキをオンチップで補正する集積回路技術を提案する. この回路技術は, 回路動作のバラツキの原因となるオン電流のバラツキを, プロセス変動バラツキに強いリファレンス電流に規定することでディジタル回路の特性バラツキを抑制する. 提案回路は, 温度変動による動作バラツキにも適応可能である. この回路を0.35 $\mu$m CMOSパラメータにより設計を行い, SPICEシミュレーションにより補正動作を確認した. また, モンテカルロ解析により提案回路の有効性を確認した. 本提案回路技術を適用することで, ディジタル回路の遅延時間バラツキを約65\%補正可能である. これにより歩留まりの向上や設計動作マージンの緩和が期待できる. |
| （英） | In low-voltage CMOS digital circuits, threshold voltage varaition fluctuates circuit performance significantly. In this work, on-chip process compensation techniques for low-voltage CMOS digital circuits were proposed. We employed on-current compensation tehchniques in a digital circuit by using a reference current, that is independent of process variations. In addition, the technique can be applied to circuit performance's fluctuation induced by temperature change. We confirmed the operation of the circuit by a SPICE simulation with a set of 0.35-$\mu$m standard CMOS parameters, and performed Monte Carlo simulations assuming process spread and device mismatch in all MOSFETs. SPICE simulation demonstrated that the process variations of digital circuits were improved to 65\% by applying the proposed architecture. The techniques will be useful for on-chip process compensation of digital circuits. | |
| キーワード | （和） | CMOS / 低電圧ディジタル回路 / プロセスバラツキ / バラツキ補正 / / / / |
| （英） | CMOS / Low-voltage digital circuits / Process variation / Process compensation / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 253, ICD2008-67, pp. 49-54, 2008年10月. | |
| 資料番号 | ICD2008-67 | |
| 発行日 | 2008-10-15 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2008-67 エレソ技報アーカイブへのリンク：ICD2008-67 |
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| 研究会情報 | |
| 研究会 | ICD ITE-IST |
| 開催期間 | 2008-10-22 - 2008-10-24 |
| 開催地（和） | 北海道大学 情報教育館3F |
| 開催地（英） | Hokkaido University |
| テーマ（和） | アナログ、アナデジ混載、RF及びセンサインタフェース回路 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2008-10-ICD-IST |
| 本文の言語 | 日本語 |
| タイトル（和） | 低電圧CMOSディジタル回路の特性バラツキ補償技術の構築 |
| サブタイトル（和） | |
| タイトル（英） | Process and compensation techniques for low-voltage CMOS digital circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | CMOS / CMOS |
| キーワード(2)（和/英） | 低電圧ディジタル回路 / Low-voltage digital circuits |
| キーワード(3)（和/英） | プロセスバラツキ / Process variation |
| キーワード(4)（和/英） | バラツキ補正 / Process compensation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 次田 祐輔 / Yusuke Tsugita / ツギタ ユウスケ |
| 第1著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokudai Univ) |
| 第2著者 氏名（和/英/ヨミ） | 上野 憲一 / Ken Ueno / ウエノ ケン |
| 第2著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokudai Univ) |
| 第3著者 氏名（和/英/ヨミ） | 廣瀬 哲也 / Tetsuya Hirose / ヒロセ テツヤ |
| 第3著者 所属（和/英） | 神戸大学 (略称： 神戸大) Koube University (略称： Koube Univ) |
| 第4著者 氏名（和/英/ヨミ） | 浅井 哲也 / Tetsuya Asai / アサイ テツヤ |
| 第4著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokudai Univ) |
| 第5著者 氏名（和/英/ヨミ） | 雨宮 好仁 / Yoshihito Amemiya / アメミヤ ヨシヒト |
| 第5著者 所属（和/英） | 北海道大学 (略称： 北大) Hokkaido University (略称： Hokudai Univ) |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-10-22 17:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2008-67 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.253 |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2008-10-15 (ICD) |
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